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Lattice Diamond 

タイミング制約および検証の注意事項 

Jan.2011 Ver1.1 


タイミング制約および検証の 

注意事項 

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ドキュメント番号 JTM08_010



Jan.2011 Ver1.1 

目次 

1 このドキュメントの概要 ······························ 3 

2 クロックのタイミング制約と解析 ·················· 4 

2.1 クロック構成とツールの振る舞い ........................................ 4 

2.1.1 制約を設定したクロックドメインでの解析内容............................ 4 

2.1.2 クロックドメインをまたぐパスの解析について............................ 4 

2.1.3 派生クロックへのタイミング制約の伝播 ...................................... 6 

2.2 クロックのタイミング解析における注意事項 ...................... 7 

2.2.1 反転クロックを使用した場合の注意事項 ...................................... 7 

2.2.2 PLL の位相シフト出力を使用した場合.......................................... 8 

2.2.3 非同期リセットの解析 ................................................................ 10 

2.2.4 BLOCK INTERCLOCKDOMAIN PATHS 制約の振る舞い ............ 10 

2.3 各クロックに対する制約設定の確認 .................................. 10 

3 入力/出力信号のタイミング制約と解析 ······· 12 

3.1 出力負荷設定 ..................................................................... 12 

4 Lattice Diamond のアップデートに伴う主な変更点 

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5 改訂履歴 ················································· 14 

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Jan.2011 Ver1.1 

1 このドキュメントの概要 

このドキュメントでは、Lattice Diamond でタイミング制約の設定および検証を行う際に、注意する 

点やよく質問される内容について説明します。 

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Jan.2011 Ver1.1 

2 クロックのタイミング制約と解析 

2.1 クロック構成とツールの振る舞い 

この項では、制約設定前に知っておくべきツールの振る舞いについて説明します。 

2.1.1 制約を設定したクロックドメインでの解析内容 

クロックにタイミング制約を与えた場合、該当するクロックドメインでは以下の内容を満たすように 

配置配線が行われます。また、タイミング解析でも同様に解析が可能になります。 

・最大動作速度(周波数または周期) 

・レジスタ間の hold-time 

・Set/Reset の recovery-time ※ 

※ : オプション設定による解析範囲が変わります。詳細は 2.2.3 項参照。 

レジスタ間で使用しているクロックエッジが異なるパスでは、基本的にはクロック周期の 1/2 が制約 

として適用されます。ただし、[PERIOD]制約で Duty 比を設定していればその値が適用されます。 

2.1.2 クロックドメインをまたぐパスの解析について 

始点/終点レジスタのクロック信号名が異なるパスのタイミング解析では、クロック構成により解析 

可否が異なります。 

a) パスの始点/終点のクロックソースが異なる場合 

それぞれのクロックソース(元のクロック入力ピン)が異なる場合は、デフォルトでは解析が行われ 

ません。 

-------------------------------------------------------------------------------------------------------------------------------- 

・このようなパスに関しては入力ポートでのスキューを定義することで解析させることも可能で 

すが、そのような解析が必要となる設計は推奨しません。 

-------------------------------------------------------------------------------------------------------------------------------- 

図 2-1 クロックソースが異なるクロックドメイン間パス 

図 2-1 を例にとると、[CLK0]および[CLK1]に Frequency または Period 制約が設定されていても、 

更には MULTICYCLE 制約や MAXDELAY 制約を設定してもパス②と④は解析されません。 

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b) パスの始点/終点のクロックソースが同じ場合 

クロックドメインをまたぐレジスタ間で始点と終点のクロックの信号名が異なる場合でも、それぞ 

れの元のクロック入力ピンが同じであれば以下の解析が可能です。(例 : 同一 PLL の出力間、分周 

クロックや Gated クロックとオリジナルのクロック間等)。 

・最大動作速度(周波数または周期) ※1 

・レジスタ間の hold-time ※1 

・Set/Reset の recovery-time ※1 ※2 

※1 : 適切な解析を行うためには周波数/周期制約だけでなく、MULTICYCLE 制約等が必要に 

なる場合もあります。詳細は 2.2 項を参照。 

※2 : オプション設定による解析範囲が変わります。詳細は 2.2.3 項参照。 

クロックドメインをまたぐパスのタイミング解析には、表 2-1 のルールに従った制約が適用されま 

す。分周クロックや Gated クロック、PLL をカスケード接続した場合等で、クロックツリーを辿っ 

て共通のクロックソースにたどり着くクロック間であれば解析対象となります。 

パス 

(図 2-2) 

図 2-2 異なるクロックドメイン間のパス 

表 2-1 異なるクロックドメイン間パスに適用される制約 

適用される制約 

パス① CLK0 周期 

CLK0 周期 > CLK1 周期 CLK0 周期 = CLK1 周期 CLK0 周期 < CLK1 周期 

パス② CLK1 周期 CLK1 周期 CLK1 周期 % CLK0 周期 

パス③ CLK1 周期 

パス④ CLK0 周期 % CLK1 周期 CLK0 周期 CLK0 周期 

※ ここでは、%は商が整数の場合の剰余(小数も可)を求める演算子とします。 

パスの終点/始点レジスタのクロックが異なり、終点のレジスタのクロック周期の方が小さい場合 

は、その周期が制約として適用されます。終点のレジスタのクロック周期の方が大きい場合は、図 

2-3 の様に始点/終点の近いクロックエッジ間の時間を計算し、それを制約として適用します。 

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図 2-3 クロックドメインをまたぐパスの制約適用例(CLK0 周期 < CLK1 周期) 

解析の際には両クロックのスキュー(PLL の位相シフトも含む)も計算され、それを考慮した解析が 

行われます。また、始点/終点レジスタで使用しているクロックエッジが異なる場合は、エッジお 

よび Duty 比を考慮した解析が行われます(図 2-4)。 

図 2-4 クロックドメインをまたぐパスの制約適用例(CLK1 のみ立ち下りエッジ) 

なお、各パスの解析結果は、終点側クロックの解析レポートに出力されます。 

2.1.3 派生クロックへのタイミング制約の伝播 

クロックのタイミング制約は、制約を設定されたクロックから生成された分周クロックや Gated ク 

ロックに伝播します。 

例えば、図 2-5 の様に外部からの入力クロックを分周したり Gating したりしている場合、入力ポー 

ト[CLK]に制約を設定すれば、そこから生成される分周クロック[div_clk]およびその Gated クロック 

[gate_clk]にも制約が伝播し、[CLK]と同じ制約が適用されます。 

図 2-5 制約が伝播するクロックツリーの例 

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ただし、各クロックに個別に制約が設定されている場合は、伝播した制約よりも明示的な個別の制約 

が優先されます。図 2-5 を例に挙げると、[CLK]と[div_clk]に制約が設定されている場合、[CLK]の 

制約は[div_clk]以降には伝播せず、[gate_clk]には[div_clk]の制約が伝播し同じ制約が適用されます。 

2.2 クロックのタイミング解析における注意事項 

2.1.2 項の説明の通り、各クロックに周期または周波数制約を設定すれば、可能な限りクロックドメ 

インをまたぐパスでも自動的に適当な制約が設定されます。 

しかし、以下のようなクロックの構成の場合は、周期/周波数制約だけでは期待通りの制約が適用さ 

れないこともあるので注意してください。 

2.2.1 反転クロックを使用した場合の注意事項 

Lattice Diamond のタイミング解析では、各 SLICE 内で選択されているクロックの極性設定をみて 

適用される制約を計算します。 

HDL ソースに反転クロックを記述した場合、ほとんどの場合においてエッジの反転はインプリした 

際にロジック SLICE 内の反転機能で実現されます。このため反転/非反転クロックエッジの混在し 

ているパスでも正しくタイミング解析が行われます。 

----------------------------------------------------------------------------------------------------------------------------------- 

・このようなインプリが行われた場合、エッジを問わずクロックネット名が共通になります(立下り 

エッジ用のクロックネットが生成されない)。 

----------------------------------------------------------------------------------------------------------------------------------- 

図 2-6 エッジの異なるクロック間のパス(SLICE の反転機能を使用) 

図 2-6 を例にとると、RegC および RegD のクロック反転は SLICE 内のクロック反転機能を使用し 

て実現されるため、使用しているエッジが異なるパス(②④)では両エッジ間のタイミングが計算され 

制約として適用されます。 

しかし、Gated クロックで反転論理を実現した場合や、回路図入力でインバータを使用してクロック 

の反転論理を実現した場合は、インプリの際に SLICE 内のロジック反転機能が使用されず図 2-7 の 

ように LUT を使用してクロックの反転が実現されます。 

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図 2-7 エッジの異なるレジスタ間のパス(LUT で反転) 

このような場合、Lattice Diamond のタイミング解析では Gating の内容(LUT 内の論理)を考慮せず 

に解析を行うので、期待通りの Duty 比とクロックエッジでの解析が行われません。 

また、反転クロックで分周クロックを生成した場合(図 2-8)においても、分周回路でのエッジを考慮 

しないタイミング解析が行われるため、期待している制約が適用されません。 

図 2-8 反転クロックで分周クロックを生成した場合 

これらのパスの様に、クロック反転論理の実現がパスの始点・終点レジスタ(SLICE)内で行われない 

場合は、別途[MULTICYCLE]制約等で適当な制約を設定する必要があります。 

2.2.2 PLL の位相シフト出力を使用した場合 

PLL を使用した場合、PLL の各出力には自動的にモジュール生成時に指定した周波数制約が設定さ 

れます。 

ユーザは他のクロックと同様の方法で、各 PLL 出力に対して生成時の設定とは違う制約を設定する 

ことが出来ますが、その場合には配置配線およびタイミング解析実行時に以下のようなメッセージが 

出力されます。 

----------------------------------------------------------------------------------------------------------------------------------- 

WARNING - par: PLL: 「PLL インスタンス名」 [出力ポート] frequency [指定し直した制約] 

doesn't match divider settings 

----------------------------------------------------------------------------------------------------------------------------------- 

このメッセージが出力されても、処理や解析は新たに設定した制約が有効になります。 

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Jan.2011 Ver1.1 

タイミング解析では、PLL の各出力クロック間には表 2-1 のルールに従って制約が適用され、位相 

シフトクロックを使用している場合の位相シフト分はスキューとして処理されます。この際、位相シ 

フトしているクロックと位相シフトしていないクロック間のパスの解析内容が、ユーザの意図してい 

ないものになることがあります。 

図 2-9 PLL の各出力間のパス 

図 2-9 のような構成の回路で CLKOS を 90°シフト(遅延)させて使用した場合、デフォルト設定で 

はパス②に許容される遅延が図 2-10Ⓐのように [クロック 1cycle + 位相シフト分] となってしま 

います。 

Ⓑ 

Ⓐ 

図 2-10 PLL の出力間パスの適用される制約(1) 

このようにパスの始点のクロックが[CLKOP]、終点のクロックが[CLKOS]となるパスでは、位相 

シフト量にかかわらず必ずこのルールが適用されます。このクロック間の制約を図 2-10Ⓑのよう 

に位相シフト分だけにしたい場合は、以下の様に[MULTICYCLE]制約を設定してください。 

MULTICYCLE FROM CLKNET "CLKOP 出力名" TO CLKNET "CLKOS 出力名" 0 X ; 

なお、図 2-9④のパスのように始点のクロックが[CLKOS]、終点のクロックが[CLKOP]となるパ 

スでは、図 2-11 のように [クロック 1cycle - 位相シフト分] が制約として設定されます。 

図 2-11 PLL の出力間パスの適用される制約(2) 

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Jan.2011 Ver1.1 

2.2.3 非同期リセットの解析 

クロックのタイミング制約が設定されたパスでは、非同期リセット(およびセット)のパスも解析され 

ます。解析対象となるのは、FPGA 内部のレジスタで生成された非同期リセットです。 

図 2-12 リセット解析パス 

ツールのデフォルト設定では、図 2-12(a)のようにリセットを生成したレジスタ reg0 から、reg1 の 

レジスタのリセット入力までが解析の対象となります。更に reg0 出力から reg1 の Q 出力を介して 

reg2 の D 入力までのパスを解析する必要がある場合は、制約ファイル内の[BLOCK RESETPATHS] 

制約記述を削除してください。 

2.2.4 BLOCK INTERCLOCKDOMAIN PATHS 制約の振る舞い 

Lattice Diamond には、[BLOCK INTERCLOCKDOMAIN PATHS]という、異なるクロックドメイ 

ン間のタイミング制約/解析を無効(フォルスパス)にしてしまうオプションがあります。このオプ 

ションを使用すると、2.1.2 項で解析が可能としているパスでもフォルスパスに設定されます。 

この制約は、最優先される制約の1つです。これが記述されていると、個別にクロック間に設定 

MULTICYCLE 制約等を設定していても全てフォルスパスになります。 

期待しないクロックドメイン間の制約 / 解析の無効化を防ぐため、 [BLOCK 

INTERCLOCKDOMAIN PATHS]制約の使用は推奨しません。クロックドメイン間のパスをフォル 

スパスに設定する場合は、個別に BLOCK 制約を設定することを推奨します。 

なお、この制約はクロックドメイン内のパスの解析には影響を与えません。 

2.3 各クロックに対する制約設定の確認 

各クロックでどの様な制約が適用されているかは、タイミング解析レポートで確認することが出来ま 

す。 

タイミング解析レポートの最後には、クロックごとにそのクロックドメイン内で適用された制約(リス 

ト 2-1①)、クロックドメインをまたぐパスがある場合は対象となるクロックとそのドメイン間パスで 

適用された制約(リスト 2-1②)についてレポートされます。 

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リスト 2-1 クロックドメイン解析レポート 

この解析レポートを見て、必要な制約が設定されていること、不要な制約が削除されていることを確 

認してください。 

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① 

② 




Jan.2011 Ver1.1 

3 入力/出力信号のタイミング制約と解析 

3.1 出力負荷設定 

Lattice Diamond で、適当な出力信号の遅延を見積もるためには、出力ピンごとの出力負荷を設定す 

る必要があります。 

出力負荷は SSO 解析でも必須ですので、必ず適当な値を設定してください。 

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Jan.2011 Ver1.1 

4 Lattice Diamond のアップデートに伴う主な変更点 

Lattice Diamond のバージョンアップに伴い、タイミング制約および検証のルールについては以下の 

点が変更されています。 

Lattice Diamond 1.1(October. 2011) 

・特になし 

Lattice Diamond 1.0(June. 2010) 

・新規リリース 

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Jan.2011 Ver1.1 

5 改訂履歴 

バージョンリリース改訂内容 

Ver1.0 November. 2010 ・初版リリース 

Ver1.1 January. 2011 ・5 章に Lattice Diamond1.1 のアップデート内容を追加 

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