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Elaborazione Numerica dei Segnali

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122 Architetture DSP<br />

f(t) SISTEMA S<br />

g(t)<br />

ADC<br />

ELABORATORE DAC<br />

Prog<br />

Figura 6.1 <strong>Elaborazione</strong> di segnali mediante conversione analogico-digitale e digitaleanalogico.<br />

Si discutono i punti deboli, per questo tipo di applicazioni, <strong>dei</strong> microprocessori basati<br />

sull’architettura Von Neumann e si introduce la più adeguata architettura Harvard. Si<br />

analizzano alcune scelte effettuate per aumentare la velocità di elaborazione: architetture<br />

RISC, livelli di integrazione delle varie componenti dell’elaboratore, h/w specializzato per<br />

l’esecuzione veloce della moltiplicazione. Si conclude con un breve cenno all’attuale linea di<br />

tendenza, fortemente basata sui principi dell’elaborazione parallela sincrona: architetture<br />

per macchine SIMD (Single Instruction Multiple Data) e architetture superscalari.<br />

6.1 <strong>Elaborazione</strong> Digitale <strong>dei</strong> <strong>Segnali</strong>: Approcci<br />

In generale, si possono distinguere fondamentalmente due approcci all’elaborazione digitale<br />

<strong>dei</strong> segnali:<br />

L’approccio mediante programmazione. In questo caso le caratteristiche di sistemi<br />

che trasformano segnali vengono simulate da programmi che vengono eseguiti da<br />

un elaboratore digitale. La velocità di esecuzione del programma dipende dal tipo<br />

di elaboratore ed in particolare dal livello di parallelismo e dalla velocità con cui<br />

vengono eseguite le istruzioni. Questo tipo di approccio risulta di grande flessibilità:<br />

sistemi totalmente diversi vengono simulati sulla stessa macchina, semplicemente<br />

eseguendo algoritmi diversi.<br />

L’approccio mediante realizzazione h/w. In questo caso gli algoritmi che simulano<br />

i sistemi vengono realizzati in h/w con circuiti dedicati a applicazioni specifiche<br />

(ASIC) o mediante circuiti programmabili (PLD). La velocità di elaborazione dipende<br />

dalla frequenza di clock e dalla propagazione <strong>dei</strong> ritardi nei circuiti logici. Questo<br />

approccio permette realizzazioni più efficienti delle soluzioni s/w, con velocità di<br />

elaborazione maggiore di un fattore 10 2 , risultando tuttavia molto meno flessibile,<br />

in quanto la simulazione di un nuovo sistema costringe a ridisegnare e rimpiazzare<br />

gran parte del circuito.<br />

Entrambe gli approcci portano a soluzioni più precise, affidabili e stabili delle realizzazioni<br />

analogiche a parità di costo. In addizione, l’approccio mediante programmazione<br />

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