Flip-flop Macchine sequenziali

Flip-flop
Macchine sequenziali

Introduzione
I circuiti digitali possono essere così classificati
• Circuiti combinatori
– Il valore delle uscite ad un determinato istante dipende
unicamente dal valore degli ingressi in quello stesso
istante
• Circuti sequenziali
– Il valore delle uscite in un determinato istante dipende
dal valore degli ingressi in quell’istante E dal valore degli
ingressi in istanti precedenti

X 1 =1
X 2 =0
X 1
X 2
X 1 =0
X 2 =1
X 1
X 2
1
0
0
1
1
0
0
1
Esempio: bistabile
0
1
1
0
Y 1
Y 2
Y 1
Y 2
A
B
0
1
0 1
1
0
0
0
Tabella verità NOR
Se un ingresso vale 1
allora l’uscita vale 0
Se un ingresso vale 0
allora l’uscita vale l’altro ingresso
negato
A
B

X 1 =0
X 2 =0
X 1
X 2
X 1 =0
X 2 =0
X 1
X 2
0
0
0
0
1
0
0
1
0
1
1
0
Y 1
Y 2
Y 1
Y 2
Bistabile
X 1 =1
X 2 =1
X 1
X 2
1
1
0
0
A
B
0
1
0
0
0 1
1
0
Y 1
Y 2
0
0

R
S
Equazioni bistabile
Q stato attuale, Q’ prossimo stato
Q
Q
Q S R Q’
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
0
1
0
1
0
1
0
SR
Q
00 01 11 10
0 0 0 x 1
1 1 0 x 1
Q’ = SR + RQ
NOTA Con R=S=0 il bistabile mantiene lo stato precedente (Q’=Q)
Questa rete è in grado di memorizzare un bit

Reset
Set
Reset
Set
Q
Q
Bistabile: temporizzazione
Q
Q
tempo
S
0
1
R
1
0
Q
0
1
Q
1
0
0 0 Q-1 Q-1 1
1
Non usata

Bistabile: input ammissibili
• Con R=S=0 il bistabile mantiene (hold) lo stato acquisito
• Con R o S diversi da 0 si cambia lo stato
• La configurazione di ingresso R=S=1 non è ammessa, poiché
se da questa si passa a R=S=0 sono possibili due
configurazioni per l’uscita. La configurazione effettiva non è
cioè prevedibile
R
S
Q
Q
Hold
Reset
Set
S R Q’
0 0 Q
0 1 0
1 0 1
1 1 ?

A
B
Q
A=0
B=1
t 0 t 1 t 2
Sincronizzazione
R=0 Q=0
S=0
FF
Q
Al tempo t 0 sia A=0, =0 e Q=0
Se i valori A e B cambiano
“contemporaneamente” al tempo
t 1 allora, l’uscita Q rimane a 0
Tuttavia nella realtà i cambiamenti
di A e B non sono contemporanei:
ad esempio può succedere che A
cambi prima di B (che cambia a
t 2 )
In questo modo si avrà una
configurazione temporanea A=B=1
e Q commuta a Q=1
Quando B varia, Q continuerà ancora
a valere Q=1

Segnale di sincronizzazione
Un clock ha le seguenti caratteristiche:
1
0
– E’ un segnale binario
– E’ un segnale periodico (durata T)
– frequenza del clock f=1/T
Fronte di salita
Fronte di discesa
Periodo T
In realtà le transizioni 0->1 e 1-> non sono istantanee

Bistabili Sincroni
Utilizzano un segnale di controllo CK, detto Clock
• Livello, chiamati Latch trasparenti
– L’ingresso viene sentito, e l’uscita può variare, durante tutto il
periodo in cui C=1 (oppure C=0)
• Fronte di salita, chiamati (positive edge triggered) Flip-Flop
– L’uscita cambia in base al valore dell’ingresso in corrispondenza
della transizione di C da 0 ad 1
• Fronte di discesa (negative edge triggered) Flip-Flop
– L’uscita cambia in base al valore dell’ingresso in corrispondenza
della transizione di C da 1 ad 0
• Master-Slave Flip-Flop
– Segnale d’ingresso campionato su un fronte, uscita cambia
sull’altro
Nota: Spesso letteratura si usa il termine Flip-Flop per indicare
in modo generico un bistabile (quindi anche i latch)

R
CK
S
R Q
CK
S
Q
Esempio, Latch RS
Q
Q
CK S R Q’
Quando CK=1 allora si ha il consenso alla transizione
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
Q
Q
Q
Q
Q
0
1
?

Perché abilitare sui fronti?
Sia d il tempo in cui CK=1 e t il ritardo di propagazione del FF
• assumiamo che d>t
Esiste un problema nel collegamento in cascata di bistabili.
Durante CK=1 l’uscita di FF1 modifica l’uscita di FF2 poiché
d>t. In alcuni casi questo non è il comportamento voluto
(registri a scorrimento)
CK
R=0
S=1
Q 1
FF1 FF2
Q 2
t
d
Durata clock alto
Ritardo di propagazione
CK
Q 1
Q 2

Abilitazione sul fronte di discesa
Usando FF con abilitazione sul fronte di discesa si ottiene il
comportamento desiderato. Ad ogni ciclo di clock cambia lo
stato di un solo flip-flop
CK
R=0
S=1
Q 1
Q 2
CK
Q 1
Q 2

Latch D
• Un solo ingresso più uno di abilitazione
• Usato come unità elementare di memorizzazione
D
– Presenta in uscita ciò che era presente in ingresso quando
il era presente il segnale per l’abilitazione (CK=1)
R Q
CK
S
Q
D Q
CK
CK
D
Q

R
CK
S
Master-Slave
Nel caso di master-slave si ha in corrispondenza del fronte di
discesa.
R
CK
S
Master Slave
Q
Q
R
CK
S
Q
Q
R
S
CK
Q
Q

Registri
Un registro è un elemento di memoria
– in grado di memorizzare un insieme di n bit
– composto da un insieme di bistabili
– l’informazione memorizzata in un registro prende il nome
di parola
Scrittura
Scrittura Lettura
Lettura

Registri
Modalità di scrittura/lettura dei dati
– Parallelo
– Seriale
Operazioni sui dati:
– Scorrimento a destra
– Scorrimento a sinistra
– Scorrimento circolare

Clock
Registro parallelo-parallelo
D0 D1 D2
D3
D Q D Q D Q D Q
Q0 Q1 Q2
Q3

IN1
C
FFn
Registri
Un registro è composto da più flip-flop D che
utilizzano gli stessi segnali di controllo
IN(4:1)
OUT(4:1)
C
IN2
IN3
INn
FF1
FF2
FF3
OUT1
OUT2
OUT3
OUTn
C
R
IN(n:1) E
G
OUT(n:1)
0xC 0xD 0xE 0xF
0xC 0xD 0xE 0xF

Barrel Shifter
a a a
i+1 i i-1
z i
SH
d/s

Write/Read
Clock
Registro circolare (n=4)
D0 D1 D2
D3
D Q D Q D Q D Q
Q

Reti sequenziali
Il valore in uscita è funzione della sequenza di valori
forniti in input fino a quel momento
• Hanno una memoria
• Varie classi di reti, vedremo la più semplice Level
Level Clocked (LLC)
• La sequenza è definita mediante un segnale di clock
• Gli ingressi e le uscite sono “a livelli”:
• il livello del segnale d’ingresso determina il livello del segnale
d’uscita
• L’ingresso cambia solo dopo che l’uscita è stabile
• Altre reti (es. ad impulsi…)

Addizionatore (macchina sequenziale)
Al clock i-esimo arriva in ingresso una coppia di bit del numero
da sommare; l’uscita è pari al bit i-esimo della somma

Macchine sequenziali: schema
LC
LC: circuiti combinatori
M: memoria

Ingressi
x 1
x 2
x n
y k
Stato Presente
y 2
y 1
Macchine LLC
RETE
COMBINATORIA
w,d
Clock f
FF 1
FF 2
FF k
Registri di stato
y’ 1
y’ 2
Uscite
y’ k
Stato Futuro
z 1
z 2
z m
La rete combinatoria
realizza le funzioni d e
w (tabelle di verità)
Rete sincrona LLC (Level
Level Clocked)
La macchina cambia stato ad
ogni fronte attivo del clock
(ogni “colpo di clock”)
Le uscite dipendono dai livelli
dei valori d’ingresso (non
dalle variazioni)
Prima di cambiare nuovamente
le uscite diventano stabili

Macchina a stati finiti (FSM)
• FSM =
– I alfabeto finito di ingresso (per comodità |I|=2 n )
– S insieme degli stati, |S|= 2 k
– O alfabeto di uscita, |O|= 2 m
– d : S x I Æ S, funzione stato successivo
– w : S Æ O (Moore) oppure w : S x I Æ O (Mealy)
funzione di uscita
• Se serve specificare uno stato iniziale s Œ S,
FSM=
• Una FSM può essere realizzata come rete LLC

Diagramma degli stati
Il diagramma degli stati è un grafo orientato
etichettato G(V,A,L)
• i nodi rappresentano gli stati della macchina
• gli archi le transizioni di stato
• le etichette le condizioni di transizione
Macchina di Mealy: l’uscita dipende dallo
stato e dall’ingresso
Macchina di Moore: l’uscita dipende solo dallo
stato

Flip/Flop S-R
• Ingresso: Set – Reset (S-R) – solo uno dei
due ingressi può essere pari ad uno.
• Stati: 0, 1
00,01
0 1
uscita= stato del flip flop: macchina di Moore
10
01
00,10

Riconoscitore di sequenza
Macchina che riconosce la sequenza ciao
• Input: {a,b,c,...,z}
Per semplicità assumiamo che il simbolo di
negazione su una lettera individui una
qualunque lettera tranne la lettera stessa
(ad es. a indica b,c,...,z); analogamente per
più lettere
• Uscita: Si, No

Diagramma degli stati (Moore)
c
c
c
1/no 2/no 3/no 4/no 5/si
1: aspetto c
2: aspetto i
c
c,i c
c
i
c,a
a o
c,o
3: aspetto a , 4: aspetto o; 5: parola completa
c

c,a/no
Diagramma degli stati (Mealy)
c,i/no c/no
c
no
1
c/no
c/no
2
c/no
i/no
3
o/si
4
a/no
1: attesa c
2: attesa i
3: attesa a
4: attesa o

Contatore Up e Down
Macchina conta modulo 4
• U incrementa di uno
• D decrementa di uno

INPUT
SP
s 1 /o 1
FSM Esempio evoluzione (Moore)
Clock f
I 1
w
d
SF
Registri di stato
s 2 /o 2
OUTPUT
SP
T d
S 1
O 1
I 1
T pFF
SF S1 S2 I 2
s 3 /o 3
T w
S 2
O 2
I 2
nd : S x I Æ S
nw : S Æ O
S 3
f
INPUT
S 3
O 3
OUTPUT

Dalla macchina sequenziale alla rete
• Per realizzare una macchina sequenziale è
necessario
– Codificare gli insiemi I,S,O con variabili di commutazione
– Realizzare le funzioni d ed w con reti combinatorie
• Comportamento temporale delle variabili di
ingresso/uscita
– Ogni circuito digitale risponde ai nuovi valori di ingresso
producendo la nuova uscita in modo stabile solo un tempo
di ritardo d durante il quale sono esauriti tutti i
transitori
• Considereremo solo la realizzazione di reti di tipo
LLC (Level Level Clocked)

Dalla macchina alla rete
• x 1,x 2,..,x n variabili di ingresso a livelli
– 2 n ≥ |I|
• z 1,x 2,..,z m variabili di uscita a livelli
– 2 m ≥ |O|
• y 1,y 2,..,y k variabili di stato
– 2 k ≥ |S|
• Variabile impulsiva, ck, che ha lo scopo di far
commutare lo stato

Reti LLC
La rete sequenziale lavora con le seguenti ipotesi:
• Variabili d’ingresso di tipo a livello (i valori in ingresso
rimangono fissi per un periodo T sufficientemente lungo per
far assumere all’uscita il nuovo valore di regime, ossia T>d)
• Variabili di uscita a livello
• Segnale di abilitazione “positive or negative edge trigger”, o
a livello (in quest’ultimo caso la variabile di commutazione
deve essere pari ad 1 per un periodo di tempo sufficiente per
far commutare i flip-flop, ma inferiore al minimo tempo di
commutazione dei circuiti combinatori che calcolano lo stato
successivo, altrimenti si potrebbero avere più commutazioni)

X
Y
Dal modello strutturale al circuito
d
w
ck
Z
Y’
Mealy Moore
X
Y
d
w
ck
Y’
Z

Rete LLC per macchine di Mealy
(flip-flop di tipo D)
x1 x2 z1 z2 xn RETE
COMBINATORIA
zm Ingressi w,d
Uscite
Stato Presente S Stato Successivo S’
Clock
y k
y 2
y 1
FF 1
FF 2
FF k
y’ 1
y’ 2
y’ k
Registro di stato

Esempio: contatore UP-DOWN modulo 4
U
0 1
U D
3
D
U
D
D
2
U
NOTA: uscita = stato
stato
I={U,D}
O={0,1,2,3}
S={0,1,2,3}
ingresso
0
1
2
3
U D uscita
1
2
3
0
3
0
1
2
0
1
2
3

stato
I x
U 0
D 1
ingresso
0
1
2
3
Codifica simboli
S y 2 y 1
0 0 0
1 0 1
2 1 0
3 1 1
U D uscita
1
2
3
0
3
0
1
2
0
1
2
3
O z 2 z 1
0 0 0
1 0 1
2 1 0
3 1 1
y2 y1 x
0 1 z2 z1 00 01 11 00
01 10 00 01
10 11 01 10
11 00 10 11

Sintesi funzioni d e w
• In questo semplice esempio, l’uscita è uguale allo stato
– w(y 2 y 1 )=z 2 z 1
y2 y1 00
01
10
11
x
01
10
11
00
0 1
11
00
01
10
y’ 1 y’ 2
x
x
y2 y1 0 1
y’ 1= y 1
00
01
11
10
1
0
0
1
Mappe di Karnaugh
1
0
0
1
y2 y1 00
01
11
10
0
1
0
1
0 1
y’ 2 =y 2 y 1 x+y 2 y 1 x +y 2 y 1 x + y 2 y 1 x
1
0
1
0

Realizzazione mediante rete
combinatoria
Ingresso Uscita
x
y 2
y 1
Clock
RETE
COMBINATORIA
w
FF 1
FF 2
y’ 1
y’ 2
z 1
z 2

Realizzazione mediante ROM
Ingresso Uscita
x
y 2
y 1
Clock
Memoria
ROM
FF 1
FF 2
y’ 1
y’ 2
z 1
z 2
Indirizzo
Struttura parola nella ROM
y2y1x y’ 2y’ 1z2z1 000 0 1 0 0
001 1 1 0 0
010 1 0 0 1
011 0 0 0 1
100 1 1 1 0
101 0 1 1 0
110 0 0 1 1
111 1 0 1 1