บทที่3 เทคโนโลยีวงจรรวม

More documents

Recommendations

Info

59 n−type impurities n + buried layer p−type substrate รูปที่ 3.1 การสรางชั้นฝง (buried layer diffusion) n−type epitaxial layer n + p−type substrate รูปที่ 3.2 เวเฟอรของวงจรรวมไบโพลารหลังจากการปลูกชั้นอีปแทกซี p−type impurities p n p n + p−type substrate รูปที่ 3.3 โครงสรางหลังจากการทําชั้นฉนวน (isolation diffusion) p−type impurities p n p n + p−type substrate รูปที่ 3.4 โครงสรางหลังจากการทําชั้นเบส (base diffusion) n−type impurities p n p n + p−type substrate p−type base รูปที่ 3.5 โครงสรางหลังจากการทําชั้นอิมิตเตอร (emitter diffusion) SiO2 SiO2 SiO2
collector contact 60 รูปที่ 3.6 โครงสรางหลังจากการทําชั้นโลหะ (metallization) ชั้นเบส(base)ของทรานซิสเตอรแบบไบโพลารดวยโบรอน ซึ่งจะมีความหนาประมาณ 1µm ถึง 3µm แสดงไดรูปที่ 3.4 หลังจากทําการแพรซึมผานชั้นเบสแลว ตอไปจะเปนการมาสคและแพรซึม สารกึ่งตัวนําชนิด n ลงไปนอกจากเพื่อใหเปนสวนอิมิตเตอร(emitter)ของทรานซิสเตอรแบบ ไบโพลารแลวยังเปนสวนที่ลดความตานทานของคอลเล็กเตอรเพื่อใหเชื่อมตอกับหนาสัมผัสโลหะ (holmic contact)ไดงายขึ้นอีกดวย สวนนี้จะมีความหนาประมาณ 0.5µm ถึง 2.5µm ผลจากการ แพรซึมครั้งนี้แสดงดังรูปที่ 3.5 การมาสคครั้งตอไปเปนการมาสคเพื่อเปดชองของออกไซดบน สวนของเบส อิมิตเตอร และคอลเล็กเตอร เพื่อใชเปนสวนเชื่อมตอทางไฟฟา ดังแสดงในรูป 3.6 ซึ่ง เปนรูปของทรานซิสเตอรแบบไบโพลารชนิด npn 3.1.2 เทคโนโลยีไดอิเล็กทริกไอโซเลชัน emitter เทคโนโลยีไดอิเล็กทริกไอโซเลชัน (dielectric isolation) เปนเทคนิคไอโซเลชัน แบบพิเศษที่ใชในงานวงจรรวมแบบแอนะล็อกและดิจิตอลที่ตองทํางานไดเร็วและทนตอสภาพที่มี การแผรังสี เทคนิคไอโซเลชันเปนเทคนิคที่นําไปใชเพื่อแยกชิ้นสวนคอลเล็กเตอรออกจากชั้น ซิลิกอนไดออกไซด ทําใหความจุประจุตอพื้นที่และความจุประจุระหวางคอลเล็กเตอรและ ซับสเตรตลดลง และกระแสโฟโตยอนกลับที่เกิดขึ้นกับอุปกรณซึ่งแยกรอยตอจากกันจะทนตอ สภาพที่มีการแผรังสี รูปที่ 3.7-3.9 แสดงขั้นตอนในการผลิตดวยเทคโนโลยีไดอิเล็กทริกไอโซเลชัน เริ่มตนดวยการเตรียมเวเฟอรชนิด n กัดผิวใหมีลักษณะเปนรองในสวนดานหลังของเวเฟอรเพื่อใช เปนยานไอโซเลชันโดยลึกประมาณ 20µm เรียกวาขั้นตอนการกัดผิวใหเปนรอง การสรางชั้นออก ไซดและชั้นซิลิกอนโพลีคริสตอลไลนจะหนาประมาณ 200µm ตอมาเวเฟอรจะถูกกัดบริเวณดาน บนใหเหลือแตเกาะที่แยกรองออกจากกันแสดงดังรูปที่ 3.9 หลังจากนั้นจะเตรียมเวเฟอรใหพรอม สําหรับขั้นตอนของขบวนการมาตรฐานตอไป base p n p n + p−type substrate SiO2
Page 1: บทที่ 3 เทคโน
Page 5 and 6: 62 3.2 เทคโนโลยี
Page 7 and 8: 64 สําหรับมอส
Page 9 and 10: 66 ความเกี่ยว
Page 11 and 12: deposited oxide p 68 gate gate S D
Page 13 and 14: Basecontact Metal p + Bipolar npn t

บทที่3 เทคโนโลยีวงจรรวม

You also want an ePaper? Increase the reach of your titles

Delete template?

Save as template?