Circuits et systemes de modelisation analogique de neurones ...

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Annexe A : procédé de fabrication de la technologie AMS BiCMOS 0,8 µmANNEXE APROCEDE DE FABRICATION DE LA TECHNOLOGIE AMSBICMOS 0,8 µMLa société AMS a développé le procédé technologique BiCMOS 0,8 m à partir de sonprocédé CMOS 0,8 m. La modification tient à l'ajout d'un certain nombre d'étapestechnologiques permettant la réalisation d'éléments nécessaires à l'électronique analogique,transistors bipolaires et condensateurs linéaires à armatures en polysilicium.La vue en coupe schématique ci-dessous illustre les éléments de cette technologie en faisantapparaître ses différentes couches.Substrat Pcollecteur base émetteur source grille drain source grille drainBPSGP+ N- poly2 poly1N+ N- P+ P-N+puits Npuits Pcouche enterrée N+couche enterrée Poxyde de champNPN vertical NMOS PMOS condensateurpoly2poly1puits NFigure A-1 : vue en coupe schématique pour le procédé technologique AMS BiCMOS 0,8 m.Les différentes étapes technologiques sont les suivantes :1. Diffusion des couches enterrées N et P dans un substrat P. Ces couches enterréespermettent de diminuer les résistances d'accès de collecteur des transistors bipolairesNPN, et de limiter les risques de latch-up dus aux thyristors parasites des transistors MOSen dégradant le gain des transistors bipolaires parasites verticaux.2. Croissance de la couche épitaxiale N où seront implantées les structures actives.3. Formation des puits N et P.4. Isolation des éléments par oxyde de champ.5. Formation des collecteurs.6. Oxyde de grille.7. Dépôt du silicium polycristallin (Poly 1) qui est utilisé pour les grilles des transistorsMOS et les transistors PNP latéraux, les résistances de faible valeur et les capacitésPoly 1 / Poly2.211
Annexe A : procédé de fabrication de la technologie AMS BiCMOS 0,8 µm8. Implantation des zones LDD (Lightly Doped Drain) des drains et sources qui réduisent lechamp électrique à proximité du drain.9. Implantation de type N + , pour former les drains/sources des transistors NMOS, les basesdes PNP et les contacts de polarisation des puits N.10. Implantation P + , pour les drains/sources des transistors PMOS, les bases des transistorsNPN, les collecteurs et émetteurs des PNP, les résistances de type P et les contacts depolarisation du substrat.11. Implantation P - , utilisée essentiellement pour la base intrinsèque des transistors NPN.12. Dépôt du polysilicium Poly2 utilisé pour les résistances de moyenne et grande valeurs, lescapacités Poly 1 / Poly2 ainsi que dans les émetteurs des transistors NPN.13. Isolation BPSG (Boro Phospho Silicate Glass).14. Ouvertures dans l'oxyde des prises de contacts.15. Dépôt du métal 1, pour le premier niveau de métallisation.16. Ouverture des vias, pour les contacts entre le métal 1 et le métal 2, qui sont en fait desouvertures dans le matériau isolant entre les deux métallisations.17. Dépôt du métal 2, permettant un deuxième niveau de connexions.18. La passivation, par un nitrure de silicium recouvre toute la surface de la puce hormis lesplots.Compte tenu des différentes étapes technologiques, ce procédé nécessite un minimum de 16masques.212
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