Circuits et systemes de modelisation analogique de neurones ...

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Chapitre III : circuits intégrés réalisés.tampons permet de multiplexer les courants avec des interrupteurs d'impédance nonnégligeable. De plus, tous les étages d'entrées en tension étant à très haute impédance (grillede transistors MOS) et en raison des faibles fréquences de travail il n'est pas nécessaire deminimiser les résistances des interrupteurs véhiculant les tensions. C'est pour ces raisons quenous pouvons utiliser dans les deux cas des transistors de taille minimale. Enfin, la résistancede passage n'étant pas une contrainte, le décodage des signaux de commande est obtenu par laréalisation d'un "ET" logique en mettant en série les transistors de commutation. Cetteapproche permet d'obtenir une surface de circuit inférieure à celle utilisant un décodagenumérique complet et un seul transistor par voie. De plus les deux polarités des signaux decommandes sont disponibles sur les mémoires de stockage de la topologie.5.3.Description de la logique.La logique est composée de trois éléments, un séquenceur et deux registres à décalage. Lepremier (TOPOLOGIE) mémorise les données de la topologie et le second (INTER) contrôleles interrupteurs des échantillonneurs-bloqueurs et est utilisé comme compteur par leséquenceur.carrynextresetclkstart1start2startcptfull1cptfull2resethbhhzramselectcptenramselectcpten/isclkrazintercptDFinterentsclkramselect3scpten3sSEQUENCEURsclktestisclkinitinitinitcptfullinterentestDFQinitDFQDFQinterinterinterinterINTERtsintsclktopo topo topotsouttesttopob topob topobDFDFDFTOPOLOGIEtopobtopoétage BiCMOSsignal de testFigure 3-27 : schéma de principe de la logique du circuit "fpca-r".Nous avons remplacé l'ensemble compteur synchrone/décodeur du circuit "annie" par leregistre à décalage INTER. Il s'agit finalement d'un compteur stockant un état par bascule etc'est pour cette raison que le décodage est inutile. Cet arrangement permet de distribuer le131
Chapitre III : circuits intégrés réalisés.compteur au sein de mémoires analogiques, limite le nombre de pistes et est finalementfavorable à notre structure matricée.Le fonctionnement du séquenceur est décrit par son diagramme d'état. Une première bouclecharge le registre TOPOLOGIE. Elle démarre dés le relâchement du signal reset et la fin duchargement est contrôlée par le registre INTER. Lors de l'initialisation, toutes les basculesd'INTER sont mises à un sauf la première. La présentation d'un front d'horloge fait donccirculer cette valeur le long du registre. Nous utilisons la position de ce "jeton" pour compterle nombre de passages dans la boucle et assurer le chargement des 75 points mémoires duregistre TOPOLOGIE.resetdébuthzramselecthzcptenrazramselectrazintercptcount1tsclkramselectcpten/isclkramselecttsclkbBoucle de chargementde la topologiecptfull1=1cptfull1=0wait 4carryrazintercptwait 1hzramselecthzcptenstartstartwait 2sampleinterenBoucle de rafraîchissementdes paramètrescptfull2=1 cptfull2=0count2 cpten/isclkwait 3Figure 3-28 : diagramme d'état du séquenceur du circuit "fpca-r".Après avoir réinitialisé le registre INTER, le circuit attend à l'état "wait1" le signalstart = start1 + start2 pour démarrer la seconde boucle où les interrupteurs des132
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RésuméCircuits et systèmes de mo
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