Circuits et systemes de modelisation analogique de neurones ...

Chapitre III : circuits intégrés réalisés.statique des interrupteurs : leur état ne change pas lors du fonctionnement du calculateur. Laprincipale contrainte est en fait la surface de silicium occupée, qu'il faut absolumentminimiser en raison du grand nombre de multiplexeurs dont nous avons besoin.A0A1A2AAb0Ab1Ab2AbEntréeS0S1S2S3S4S5S6S7Figure 3-26 : schéma électrique du multiplexeur analogique. Tous les transistors sont detaille minimale, L=0,8 m et W=2 m.Le schéma choisi convient pour nos deux types de signaux. Nous avons réalisé lesinterrupteurs avec un seul transistor NMOS de taille minimale, économisant la surface duPMOS d'un interrupteur CMOS. La plage de conduction du transistor NMOS est suffisantepour l'excursion des tensions de membrane [1,5 V , 3,5 V] et les zones de polarisation desétages générateurs de courant des conductances ioniques.Le bus analogique comporte en fait deux bus séparés (voir figure 3-24). Le premier sert à lasommation des courants de sortie des blocs de calcul analogique par le biais desmultiplexeurs. Le courant total de chacune de ses lignes est injecté par un étage suiveur decourant à haute impédance dans un second bus où sont prélevées les tensions membranairesaiguillées vers les entrées de conductances. C'est ce second bus qui est disponible aux brochesdes ASICs et auquel sont connectés les condensateurs de membrane. L'utilisation d'étages130