Circuits et systemes de modelisation analogique de neurones ...

Chapitre III : circuits intégrés réalisés.La partie neurone artificiel du circuit utilise les mêmes bibliothèques que les circuits "annie"et "susie" et fonctionne avec une alimentation de 10 V. Deux conductances sont intégrées,elles sont suffisantes pour modéliser l'activité tonique d'un neurone et comportent un total de12 paramètres. Ils sont réglables sur une plage de 5 V centrée en 5 V, et varient donc entre2,5 V et 7,5 V. L'ondulation résiduelle doit être la plus faible possible et nous avonsarbitrairement fixé la limite maximale à 5 mV correspondant à une précision relative del'ordre de 10 bits. Sur les conductances, toutes les entrées de paramètres sont des grilles detransistors MOS, cette très haute impédance garantit l'isolation des condensateurs de stockageet l'absence de courant de fuite.Nous souhaitons réaliser une mémorisation de valeurs absolues, les valeurs programmées parl'utilisateur doivent être stockées sur chaque condensateur. Elles seront présentées par unconvertisseur numérique-analogique externe dont l'entrée provient d'une mémoire numériqueSRAM externe elle aussi.Il faut concevoir un interrupteur analogique commandé par des signaux numériques 0/5 V etcapable de commuter un signal variant entre 3,5 et 7,5 V. Il est donc nécessaire d'utiliser unétage de mise à niveau de ces signaux numériques.Parallèlement, un séquenceur doit commander la fermeture des 12 interrupteurs et assurer lasynchronisation avec la présentation de la consigne à mémoriser qui provient du convertisseurexterne. De plus, l'architecture du séquenceur autorise la mise en commun du convertisseurpar plusieurs ASICs ce qui permet d'augmenter le nombre de conductances ioniquesdisponibles au niveau système, en partageant les ressources que sont compteur, SRAM etCNA.4.2.Description du circuit.4.2.1. Cellule mémoire.Les choix retenus sont les suivants :Condensateur de stockage de la donnée de capacité 1 pF.Interrupteur CMOS pour limiter l'injection de charge.Commande des transistors formant l'interrupteur par un étage de mise à niveau NMOSsuivi d'un inverseur CMOS. Ce dernier comporte des transistors MOS montés en diodesqui sont destinés à limiter la tensions aux bornes des transistors bloqués pour limiter les116