Circuits et systemes de modelisation analogique de neurones ...

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Chapitre III : circuits intégrés réalisés.Mémoire n° 0C tunnel = 19,4 fFC boot = 228 fFAngles et recouvrements poly1/poly2.Mémoire n° 1C tunnel = 5,8 fFC boot = 228 fFSchéma le plus simple, valeur de C tunnelminimale.Mémoire n° 2C tunnel = 9,7 fFC boot = 229 fFCorrespond aux quatre cellules comportantles étages de sortie amplificateurs.Mémoire n° 4C tunnel = 5,8 fFC boot = 228 fFInversion de l'ordre des niveaux depolysilicium par rapport à la mémoire n° 1afin de comparer l'efficacité d'injection enfonction de la jonction utilisée.Mémoire n° 5C tunnel = 29,6 fFC boot = 228 fFMémoire conforme à la description de lapublication [CHAI 96].Figure 3-10 : microphotographies et caractéristiques des différentes cellules mémoires. Lanumérotation est conforme au schéma de la figure 3-7.111
Chapitre III : circuits intégrés réalisés.Chaque mémoire est adressée individuellement, programmée et déprogrammée, et sa valeurlue sur la sortie du multiplexeur analogique. Les signaux de contrôle sont appliqués avec unordinateur par le biais d'une carte d'entrée/sortie type PCI1200 (National Instrument). Enparticulier, les impulsions de programmation sont générées avec un des "timers" de cette carte,sa fréquence d'horloge de 1 MHz permettant d'obtenir une précision de 1 s.Nous constatons que la mémoire est fonctionnelle, les temps de parcours de la pleine échellesont d'une vingtaine de seconde pour l'injection de charge et d'une dizaine pour le retrait.D'autre part nous constatons que les tensions de grille flottante sont légèrement perturbées parla programmation de cellules adjacentes.La fonction de transfert non-linéaire des étages de sortie ne nous permet pas d'obtenir desindications précises sur la variation du potentiel de grille flottante, nous allons doncmaintenant utiliser les quatre mémoires à étages suiveurs pour obtenir plus de détails.5360 V mux (mV)53405320M0 M1 M4 M5530052805260524052205200t (s)51800 50 100 150 200Figure 3-11 : cycle de programmation pour les quatre cellules à étages suiveurs de la matricemémoire.Nous appliquons le même type de cycle aux quatre mémoires à étages suiveurs. La tensionV high est fixée à 13 V et la tension V medium à 5 V. Là encore le dispositif est fonctionnelpuisque chaque cellule est bien adressée et programmée individuellement.Ce cycle n'est cependant pas très représentatif des caractéristiques de chaque cellule. En effeten raison des différences des valeurs de condensateurs pour les différentes cellules(voir figure 3-10), les tensions appliquées aux injecteurs tunnel sont très différentes.Pour un niveau de sortie moyen de 5250 mV, et compte tenu de la caractéristique de transfertthéorique de l'étage suiveur (figure 3-5-A) et du couplage de la tension V medium en prenant une112
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RésuméCircuits et systèmes de mo
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