Circuits et systemes de modelisation analogique de neurones ...

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Chapitre III : circuits intégrés réalisés.La plage que doivent couvrir les mémoires analogiques est centrée sur le point milieu del'alimentation 5 V. Afin de ne pas introduire de dissymétrie entre l'injection et le retrait decharge, il est important de maintenir le potentiel de grille flottante autour de 0 V, pour yparvenir nous obtenons le décalage nécessaire par couplage d'une tension non-nulle pendant lalecture.Le nombre important de paramètres de nos modèles implique l'organisation en matrice despoints mémoires. Le schéma de couplage capacitif se prête bien à une telle structure.Enfin, en lecture tous les points sont accédés parallèlement et disponibles simultanément.Nous avons cependant ajouté un multiplexeur analogique distribué dans la matrice et contrôlépar les décodeurs lignes/colonnes utilisés pour la programmation. Ce dispositif estindispensable pour lire uniquement la cellule en cours de programmation qui est un cycle delecture/écriture qui se poursuit jusqu'à obtention de la valeur souhaitée. Nous n'avons pasintégré d'automate de programmation gérant ces cycles, pour ce circuit de test ils sont réaliséspar une logique externe.3.2.Description et fonctionnement du circuit.Figure 3-6 : microphotographie de la matrice 2 X 4 de mémoires à grille flottante, dimensions520 m X 230 m.3.2.1. Organisation du circuit.Nous avons implanté une matrice de 8 mémoires analogiques, arrangées en 2 lignes de 4cellules. Son organisation est illustrée par la figure 3-7.L'accès et le contrôle de la matrice se fait par l'intermédiaire de 4 signaux :Ai : adresse du point mémoire à accéder.RbW : signal de lecture/écriture.105
Chapitre III : circuits intégrés réalisés.UpDownb : choix du sens de programmation lors de l'écriture.EnMuxb : validation du multiplexeur de sortie.A idécodeur colonneRbWUpDownblogiquectrl1ctrl2étages HTEnMuxbCHT iC iLHT idécodeur ligneétages HTL iM3M7M2M6M1M5M0M4LHTiCHTiVfMiMuxM iMuxLiCiEnMuxbFigure 3-7 : schéma de principe de la matrice de mémoires analogiques.En mode lecture (RbW = 0) toutes les données sont présentées sur les 8 lignes Mi internes. Sile signal EnMuxb est validé (EnMuxb = 0) la valeur du point mémoire désigné par les entréesAi est disponible sur la broche Mux.En écriture (RbW = 1) la tension de programmation est appliquée sur le point mémoiredésigné par les entrées Ai. Le sens de cette tension, et donc le sens du courant tunnel, est fixépar le signal UpDownb. Si UpDownb = 0, des électrons sont injectés sur la grille flottante etson potentiel décroît, si UpDownb = 1, des électrons sont arrachés de la grille flottante et sonpotentiel croît.3.2.2. Organisation de la matrice de mémoires.Chaque grille flottante est pourvue de deux condensateurs (voir figure 3-5). Le premier C tunnel ,de faible valeur, est le condensateur d'injection, son oxyde est traversé par le courant tunnel.Le second C boot , de plus forte valeur, sert à contrôler par couplage capacitif le potentiel de lagrille flottante et permet ainsi d'inverser la polarité de la tension appliquée à C tunnel .Les condensateurs d'injection sont connectés en ligne et les condensateurs de couplages encolonne (figure 3-7). Chacune des lignes et colonnes est pilotée par un étage "haute tension"qui peut fournir trois niveaux de sortie : la tension zéro, c'est-à-dire le potentiel de référencedu circuit, la tension de programmation V high et une tension intermédiaire V medium . Pour cecircuit de test V high et V medium sont des tensions externes.106
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RésuméCircuits et systèmes de mo
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