Examen final aut. 03

ELE6306 – Test de systèmes électroniques
EXAMEN FINAL, Automne 2003
Durée : 2h30
Documents et calculatrices autorisés
1. Exercice 1 (4 pts)
Répondre brièvement aux questions suivantes en justifiant vos réponses :
1.1 Définir et expliquer l’utilité de la probabilité de masquage de fautes.
1.2 Quelle est la probabilité de masquage en utilisant la méthode de vérification de
parité comme analyse de réponse ? Expliquer pourquoi cette méthode reste efficace
malgré son taux de masquage élevé.
1.3 Pourquoi le test des circuits intégrés analogiques est plus difficile que le test des
circuits intégrés numériques ?
1.4 Quelles sont les étapes importantes dans le fonctionnement du Boundary-Scan.
Expliquer le rôle et le fonctionnement de chacune des étapes. (1 pt)
1.5 Pourquoi est-il important de détecter très tôt les défauts physiques ?
1.6 Combien d’étapes de test il y a entre la fabrication et la mise en carte ou la vente d’un
circuit intégré ? Pourquoi doit-on le tester autant de fois ?
1.7 Quel sont les critères importants que doit respecter un bon plan de test des défauts
physiques d’un circuit intégré ?
Remarque
: Toutes les questions du sujet pour les quelles je n'ai pas précisé le nombre de points
sont sur 0,5 point.
2. Exercice 2 (2,5 pts)
On souhaite fabriquer une carte contenant 18 circuits intégrés, 4 circuits ont un niveau de
défectuosité de 1000 ppm, 10 autres ont un niveau de défectuosité de 100 ppm et 2 autres
circuits avec des niveaux de défectuosité DLx et DLy qui sont inconnus. Pour la suite de
l’exercice, il faut utiliser l’approximation suivante (valable pour les petites valeurs de x) :
n
(1 −x) ≈1 − ( nx . )
2.1 Quel est le meilleur niveau de qualité qu’on peux avoir pour la carte et pour quelle
valeur de DLx et DLy on a ce niveau de qualité ? (1pt)
2.2 Donner l’intervalle de variation du niveau de qualité de la carte pour DLx et Dly
variant entre 1000 ppm et 0 ppm. Que peut-on conclure. (1pt)
2.3 Supposons qu’on a DLx=DLy, quel est la valeur du niveau de défectuosité DLx qu’il
faut avoir pour obtenir un niveau de qualité de la carte >= 96% ? (0,5pt)
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ELE6306 – Examen final 1/4 A. Khouas
18/12/2003

3. Exercice 3 (7 pts)
A1
A2
S1
S4
A3
S2
A4
S5
S6
S7
A5
S3
A6
A7
F
A8
Fig. 3-1
Soit le circuit de la figure Fig. 3-1.
3.1 Donner la table de vérité en notation (0,1,D,D’) pour la porte XOR. (1 pt)
3.2 Calculer les contrôlabilités combinatoires des signaux S1 et S4 et l’observabilité
combinatoire des signaux S7 et S6 de la figure Fig. 3-1. (0,5pt)
3.3 En utilisant l’algorithme D, trouver un vecteur qui détecte la faute S4@1. (1 pt)
3.4 En utilisant la simulation de fautes déductive, trouver la liste de toutes les fautes
détectées par le vecteur A A …A = 00011111. (1pt)
1 2 8
3.5 Calculer les probabilités des signaux S1, S2, S3, S4, S5, S6, S7 et F, en supposant que
la probabilité des signaux d'entrée est de 1/2, expliquer vos calculs. (1 pt)
3.6 Calculer les probabilités de détection des fautes suivantes : A1@0, A3@0, A5@0,
A7@0, et S2@0 (en supposant toujours que la probabilité des signaux d'entrée est de
1/2), expliquer vos calculs. (1 pt)
3.7 Calculer le nombre de vecteurs aléatoires nécessaires pour détecter l’ensemble des
fautes de la question 3.6 avec un niveau de confiance de 95% sur la qualité de
détection de fautes.(0,5pt)
3.8 Que peut-on déduire sur le nombre de vecteurs aléatoires nécessaires pour détecter
toutes les fautes de collage du circuit ? (1 pt)
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ELE6306 – Examen final 2/4 A. Khouas
18/12/2003

4. Exercice 4 (2,5 pts)
4.1 Donner le schéma du LFSR standard (xor externe) correspondant au polynôme
caractéristique suivant : P(X) = 1+ X 2 + X 5. (0.5pt)
4.2 Donner dans l'ordre de génération et au format binaire les 5 premiers vecteurs
générés (on utilisera l’ordre suivant : Y1, Y2, Y 3 , Y 4 , Y 5 , avec Y 5 étant la sortie
rebouclée) par ce LFSR en prenant 11111 comme vecteur initial. (0,5 pt)
4.3 Donner les probabilités des signaux Y1, Y2, Y 3 , Y 4 et Y . (0,5 pt)
5
4.4 Modifier le LFSR standard de la question 4.1 pour qu’il puisse générer les signaux
Y1, Y2, Y 3 , Y 4 et Y 5 avec les probabilités 1/2, 1/4, 1/8, 1/16 et 1/32 respectivement.
(1 pt)
5. Exercice 5 (4 pts)
Soit la carte de la figure 4-1 contenant 4 circuits avec Boundary-Scan. Les plots TDI/TDO
des 4 circuits sont chaînés dans le sens suivant : IC1, IC2, IC3 et IC4. Le tableau 5-1
contient les longueurs des registres instruction ainsi que les codes instruction pour chacun
des 4 circuits.
Circuit IR
Codes instruction
BYPASS EXTEST INTEST PRELOAD
IC1 3 111 000 001 100
IC2 3 111 000 001 100
IC3 2 11 00 01 10
IC4 2 11 00 01 10
Tab. 5-1
5.1. On souhaite tester en même temps les cœurs des circuits IC1 et IC2 en appliquant un
vecteur pour le circuit IC1 et 2 vecteurs pour le circuit IC2. Expliquer les étapes à
suivre pour faire ce test. (1 pt)
5.2. Donner la séquence complète pour configurer les circuits de la carte avec les modes
nécessaires pour effectuer le test de la question 5.1 (on suppose qu'on démarre et on
revient à l'état RTI). (1 pt)
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ELE6306 – Examen final 3/4 A. Khouas
18/12/2003

5.3. Soit : I I I = 100 le vecteur à appliquer sur IC1 et O O O = 011 la sortie
1-1 1-2 1-3 1-1 1-2 1-3
correspondante. Soit I I I = 011 et 100 les deux vecteurs à appliquer sur le
circuit IC2 et O O O = 011 et 100 les sorties correspondantes respectivement.
2-1 2-2 2-3
2-1 2-2 2-3
On suppose que les circuits de la carte sont déjà configurées avec les modes nous
permettant d’effectuer le test de la question 5.1, donner la séquence complète pour
exécuter le test de la question 5.1 avec ces vecteurs (on suppose qu'on démarre et on
revient à l'état RTI). (2 pt)
Bon examen !
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ELE6306 – Examen final 4/4 A. Khouas
18/12/2003