Thèse CHAHINE - ESIGELEC
Thèse CHAHINE - ESIGELEC
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UNIVERSITE DE ROUEN<br />
ECOLE DOCTORALE<br />
Sciences Physique, Mathématique et de l’Information pour l’Ingénieur (SPMII)<br />
Doctorat<br />
Champ disciplinaire : Electronique<br />
AUTEUR<br />
Imad <strong>CHAHINE</strong><br />
TITRE:<br />
CARACTERISATION ET MODELISATION DE LA SUSCEPTIBILITE CONDUITE<br />
DES CIRCUITS INTEGRES AUX PERTURBATIONS ELECTROMAGNETIQUES<br />
Jury :<br />
<strong>Thèse</strong> dirigée par Bélahcène Mazari<br />
Soutenue le 07/12/2007<br />
M. Fabien NDAGIJIMANA Professeur à l'Université Joseph Fourier – Grenoble Rapporteur<br />
M. Philippe DESCAMPS Professeur à l’Université de Caen Basse-Normandie Rapporteur<br />
M. Jean-Claude BOUDENOT Senior expert en CEM - Thales Research & Technology Examinateur<br />
M. Aziz BENLARBI – DELAI Professeur à l’université Pierre et Marie Curie – Paris. Examinateur<br />
M. Bélahcène MAZARI Professeur – <strong>ESIGELEC</strong> Directeur de thèse<br />
M. Moncef KADI Enseignant/ Chercheur – <strong>ESIGELEC</strong> Encadrant<br />
M. Philippe EUDELINE Directeur Technique - Thales Air Systems Invité
I. chahine 2
A mes parents<br />
A mes ami(e)s<br />
A mes collègues<br />
I. chahine 3
Prénom : Imad Nom : <strong>CHAHINE</strong><br />
Titre de la thèse :<br />
Caractérisation et modélisation de la susceptibilité conduite des circuits intégrés aux<br />
perturbations électromagnétiques<br />
<strong>Thèse</strong> préparée au sein de l’Institut de Recherche en Systèmes Electroniques EMbarqués (IRSEEM)<br />
de l’<strong>ESIGELEC</strong>. Technopole du Madrillet, Avenue Galilée. Saint Etienne du Rouvray – France.<br />
Résumé :<br />
Le travail présenté dans ce mémoire porte sur l’étude de la susceptibilité conduite des<br />
circuits intégrés. La première partie du travail concerne la mise en place de deux bancs de<br />
mesure basés notamment sur les techniques de caractérisation usuelles adoptées par les<br />
standards d’immunité. Dans un premier temps, le document propose un nouveau système<br />
d’injection qui constitue une solution alternative et originale aux systèmes d’injections<br />
classiques recommandés par la norme IEC 62132-4 connue également sous l’appellation<br />
courante DPI (méthode d’injection directe de puissance). Par la suite, le document présente<br />
une nouvelle technique d’injection pour caractériser la susceptibilité des circuits intégrés vis-<br />
à-vis des décharges électrostatiques. La deuxième partie du travail consiste à établir un<br />
modèle de susceptibilité facilement exploitable et qui permet de reproduire fidèlement les<br />
mesures. Ce modèle a été construit à partir d’une approche mathématique basée sur les<br />
réseaux de neurones. L’expression mathématique résultante de la simulation du réseau de<br />
neurone exprime la susceptibilité du circuit et elle est facilement intégrable dans des logiciels<br />
de simulation électrique de type ADS ou Pspice pour alimenter les plateformes de<br />
simulation.<br />
Mots clés :<br />
Immunité conduite, IEC 62132-4, té de polarisation, décharges électrostatiques, réseaux de<br />
neurones, simulation électrique, CMOS.<br />
I. chahine 4
First name: Imad Last name: Chahine<br />
Thesis :<br />
Characterization and Modelling of the integrated circuit susceptibility to conducted<br />
electromagnetic disturbances.<br />
Abstract:<br />
The aim of this work is the characterization and modelling of integrated circuits<br />
susceptibility to conducted electromagnetic disturbances.<br />
The work has been carried out into main parts: the first part dealt with the re-use of<br />
immunity standards in order to characterize the integrated circuits susceptibility to<br />
continuous wave or electrostatic discharge disturbances. In this part, we present an<br />
alternative solution for typical injection setups usually recommended by the IEC 62132-4<br />
standard. This solution aims to couple a radiofrequency disturbance to a DC or a low<br />
frequency signal. Also in this part, we introduce a new methodology for better characterizing<br />
the immunity of complex digital circuits to electrostatic discharge.<br />
The second part discussed a new methodology for modelling the susceptibility of integrated<br />
circuits to continuous wave disturbance such as a sinewave by using a neural network<br />
approach. The model is extracted as a mathematical expression and can be implemented in<br />
software tools such as ADS or Pspice.<br />
Index terms:<br />
Conducted susceptibility, IEC 62132-4, bias tee; electrostatic discharge, neural network,<br />
simulation tools, CMOS.<br />
I. chahine 5
Remerciements<br />
J’exprime mes remerciements à Monsieur Claude GUILLERMET, Directeur général de<br />
l’<strong>ESIGELEC</strong> et à Monsieur Bélahcène MAZARI, Directeur de l’IRSEEM et directeur de thèse<br />
pour sa confiance et ses conseils.<br />
Je voudrais remercier Monsieur Aziz BENLARBI-DELAI, Professeur à l’université Pierre<br />
et Marie Curie, d’avoir accepté de présider le jury de cette thèse et d’avoir examiné mon<br />
travail. Je tiens à remercier vivement Messieurs les professeurs Fabien NDAGIJIMANA de<br />
l’Université Joseph Fourier de Grenoble et Philippe DESCAMPS de l’Université de CAEN<br />
Basse-Normandie pour avoir accepté de rapporter mon travail et pour toutes leurs<br />
remarques et commentaires sur mon travail.<br />
Je voudrais remercier également Monsieur Jean-Claude BOUDENOT, senior expert en<br />
CEM, de la société Thales Reasearch & Technology et Monsieur Philippe EUDELINE,<br />
directeur technique, de la société Thales Air Systems, pour avoir accepté d’examiner ce<br />
travail et de participer à ce jury.<br />
J’adresse mes profonds et chaleureux remerciements à Messieurs Moncef KADI et Eric<br />
GABORIAUD, enseignants-chercheurs à l’<strong>ESIGELEC</strong> et co-encadrants de cette thèse pour<br />
leurs aides techniques inestimables et pour leurs conseils tout au long de ces trois années de<br />
thèse. Je leurs serai reconnaissant toute ma vie.<br />
Mes remerciements vont également à Messieurs Christophe MAZIERE, Xavier GALLENE<br />
et Didier PRIEUR pour leurs aides techniques précieuses et leurs disponibilités, ainsi tout<br />
ceux et celles qui ont contribué à la réussite de mes travaux de recherche, plus<br />
particulièrement, aux Professeurs David POMMERENKE et Richard DUBROFF de<br />
l’Université MISSOURI-ROLLA Etats-Unis et Madame Anne LOUIS, responsable du pôle<br />
électronique et systèmes de l’IRSEEM. Merci à Madame Hélène VINCENT pour la relecture<br />
de la thèse. Merci à tous les stagiaires qui ont travaillé directement ou indirectement au<br />
succès de ce travail, notamment, Monsieur Daniel GOMEZ LOPEZ-BREA.<br />
Enfin, un grand grand Merci à mes cher(e)s parents, proches, collègues et ami(e)s. Merci à<br />
mon cher cousin Salim, Aubry, Islem (pour les intimes), Christian et les espagnoles :<br />
Yolanda, Esther et Prescilla, à l’équipe médecine (Belinda, Hélène et les autres), Georges et<br />
Catherine, Georges (GCH), Sofiane, Zoheir, Riad, Richard, Arnaud, Francielle, et les<br />
inséparables (Nathalie et Dalila)…<br />
I. chahine 6
Table des matières<br />
Introduction générale.............................................................................................................. 15<br />
Chapitre 1 ............................................................................................................................... 18<br />
1. Introduction..................................................................................................................... 19<br />
2. Les principales sources de perturbations électromagnétiques ...................................... 20<br />
2.1. Sources fréquentielles ........................................................................................................ 21<br />
2.1.1. Les émetteurs radios...................................................................................................................... 21<br />
2.1.2. Les radars ...................................................................................................................................... 22<br />
2.1.3. Les moteurs électriques dans un véhicule ..................................................................................... 22<br />
2.1.4. Les circuits intégrés....................................................................................................................... 23<br />
2.2. Sources transitoires............................................................................................................ 23<br />
2.2.1. La foudre ....................................................................................................................................... 23<br />
2.2.2. Les décharges électrostatiques ...................................................................................................... 24<br />
2.2.3. Les armes électromagnétiques de forte puissance......................................................................... 24<br />
2.2.4. Les rayons solaires et cosmiques................................................................................................... 25<br />
3. Les méthodes de mesures en susceptibilité..................................................................... 27<br />
3.1. Les méthodes de mesure normalisées............................................................................... 27<br />
3.1.1. BCI (Bulk Curent Injection) : IEC 62132-3 .................................................................................. 27<br />
3.1.2. DPI (Direct Power Injection) : IEC 62132-4................................................................................. 27<br />
3.1.3. La WBFC (Work Bench Faraday Cage): IEC 62132-5................................................................. 28<br />
3.2. Les méthodes normalisées de mesure en décharges électrostatiques ............................ 28<br />
3.2.1. Test HBM...................................................................................................................................... 29<br />
3.2.2. Test MM........................................................................................................................................ 31<br />
3.2.3. Test CDM...................................................................................................................................... 32<br />
3.3. Expérimentations autour de la susceptibilité conduite des circuits intégrés ................ 34<br />
3.3.1. Banc d’agression HF (100 MHz – 1 GHz). Nucleïtides, France ................................................... 34<br />
3.3.2. Banc d’agression par lignes couplées. TELICE/IEMN, France .................................................... 36<br />
3.3.3. Caractérisation des circuits intégrés aux EFT (Electrical Fast Transient)/Burst. Polytechnique de<br />
Turin, Italie.................................................................................................................................................. 36<br />
3.3.4. Caractérisation des circuits intégrés aux EFT/burst. Freescale, Langer EMV-Technik GmbH et<br />
Austriamicrosystems AG, Allemagne/Autriche .......................................................................................... 38<br />
3.3.5. Caractérisation des circuits intégrés aux signaux impulsionnels. Philips, Pays-Bas.................... 39<br />
3.3.6. Caractérisation des circuits intégrés aux décharges électrostatiques. Université de Missouri-Rolla,<br />
Etats-Unis .................................................................................................................................................... 41<br />
3.3.7. Caractérisation des circuits intégrés aux signaux modulés. Université de Maryland, Etats-Unis. 43<br />
3.3.8. Caractérisation de la broche masse des circuits intégrés à différents types de perturbations. NEC<br />
Corp. - Japon ............................................................................................................................................... 44<br />
4. Conclusion....................................................................................................................... 46<br />
5. Références bibliographiques........................................................................................... 47<br />
Chapitre 2 ............................................................................................................................... 50<br />
1. Introduction..................................................................................................................... 51<br />
2. Caractérisation de la susceptibilité des circuits intégrés aux signaux continus........... 52<br />
2.1. La méthode d’injection directe de puissance CEI 62132-4 ............................................ 52<br />
2.2. Etat de l’art sur les montages d’injection de puissance.................................................. 54<br />
I. chahine 7
2.3. Le prototype d’injection intitulé « Gallenne »................................................................. 59<br />
2.3.1. Variation du point de polarisation ................................................................................................. 61<br />
2.4. Banc d’agression en mode conduit ................................................................................... 62<br />
2.5. Validation du banc de mesure : mesure de la susceptibilité de circuits intégrés de<br />
familles logiques et technologies différentes ................................................................................. 68<br />
2.5.1. Mesures préliminaires ................................................................................................................... 69<br />
2.5.2. Caractérisation du prototype d’injection ....................................................................................... 71<br />
2.5.3. Description du premier circuit de test ........................................................................................... 72<br />
2.5.4. Description du second circuit de test............................................................................................. 74<br />
2.5.4.1. Injection sur l’alimentation.................................................................................................. 75<br />
2.5.4.2. Injection sur l’entrée ............................................................................................................ 77<br />
3. Caractérisation de la susceptibilité des circuits intégrés aux décharges électrostatiques<br />
79<br />
3.1. Mise au point sur les tests d’immunité en ESD............................................................... 79<br />
3.1.1. Le générateur ESD ........................................................................................................................ 79<br />
3.1.1.1. TLP (Transmission Line Pulser).......................................................................................... 80<br />
3.1.1.2. ESD Pulser........................................................................................................................... 81<br />
3.2. Présentation de l’étude ...................................................................................................... 84<br />
3.3. Description de la méthodologie de test............................................................................. 85<br />
3.4. La carte de test ................................................................................................................... 86<br />
3.4.1. Le prototype FPGA ....................................................................................................................... 87<br />
3.4.2. Les contraintes de conception ....................................................................................................... 87<br />
3.5. Présentation du banc de mesure....................................................................................... 87<br />
3.6. Evaluation de la susceptibilité des entrées/sorties type LVTTL/LVCMOS ................. 87<br />
3.6.1. Description du banc de test ........................................................................................................... 87<br />
3.6.1.1. Fonctionnement du banc de mesure..................................................................................... 87<br />
3.6.2. Modélisation de l’environnement de test ...................................................................................... 87<br />
3.6.3. Résultats et analyses...................................................................................................................... 87<br />
3.6.3.1. Injection d’impulsions positives .......................................................................................... 87<br />
3.6.3.2. Injection d’impulsions négatives ......................................................................................... 87<br />
3.7. Evaluation de la susceptibilité des entrées/sorties différentielles .................................. 87<br />
3.7.1. Introduction à la technologie LVDS ............................................................................................. 87<br />
3.7.1.1. Structure d’une paire différentielle ...................................................................................... 87<br />
3.7.2. La technique de liaison point à point............................................................................................. 87<br />
3.7.2.1. Forme d’onde au niveau de l’entrée différentielle ............................................................... 87<br />
3.7.2.2. Forme d’onde au niveau de la sortie différentielle .............................................................. 87<br />
3.7.3. Description du banc de test ........................................................................................................... 87<br />
3.7.4. Résultats et analyses...................................................................................................................... 87<br />
3.7.4.1. Injection en mode différentiel.............................................................................................. 87<br />
3.7.4.2. Injection en mode commun.................................................................................................. 87<br />
4. Conclusion....................................................................................................................... 87<br />
5. Références bibliographiques........................................................................................... 87<br />
Chapitre 3 ............................................................................................................................... 87<br />
1. Introduction..................................................................................................................... 87<br />
2. Etat de l’art sur la modélisation de la susceptibilité conduite des composants ............ 87<br />
3. Modélisation électrique de la susceptibilité conduite d’un circuit intégré CMOS ....... 87<br />
3.1. Le modèle IBIS................................................................................................................... 87<br />
I. chahine 8
3.2. Exploitation des données IBIS .......................................................................................... 87<br />
3.3. Modélisation de la susceptibilité conduite d’un simple inverseur CMOS .................... 87<br />
3.1.1. Calcul de la charge équivalente................................................................................................ 87<br />
4. Modélisation mathématique de la susceptibilité conduite ............................................. 87<br />
4.1. Expérimentations ............................................................................................................... 87<br />
4.1.1.1. Injection sur l’alimentation (Vdd) ....................................................................................... 87<br />
4.1.1.2. Injection sur l’entrée ............................................................................................................ 87<br />
4.2. Traitement des données..................................................................................................... 87<br />
4.2.1. Constitution des vecteurs d’entrée et de sortie .............................................................................. 87<br />
4.3. Approximation par approche neuronale ......................................................................... 87<br />
4.3.1. Principe de la modélisation comportementale............................................................................... 87<br />
4.3.2. Introduction sur les réseaux de neurones....................................................................................... 87<br />
4.3.2.1. Les perceptrons multicouches.............................................................................................. 87<br />
4.3.3. Résultats ........................................................................................................................................ 87<br />
4.3.3.1. Modèle d’alimentation (Vdd) .............................................................................................. 87<br />
4.3.3.2. Modèle d’entrée................................................................................................................... 87<br />
4.4. Implémentation sous ADS................................................................................................. 87<br />
4.4.1. Validation de l’intégration du modèle trouvé................................................................................ 87<br />
5. Conclusion....................................................................................................................... 87<br />
6. Références bibliographiques........................................................................................... 87<br />
Conclusion générale et perspectives ....................................................................................... 87<br />
Annexe 1 .................................................................................................................................. 87<br />
Annexe 2 .................................................................................................................................. 87<br />
Annexe 3 .................................................................................................................................. 87<br />
Liste des publications .............................................................................................................. 87<br />
I. chahine 9
Tables des figures<br />
Figure 1 : organigramme représentant les différentes branches de la CEM .............................. 16<br />
Figure 2 : spectre d’émission de plusieurs moteurs configurés de différentes manières<br />
fonctionnant à intensité nominale [8] ..................................................................................... 22<br />
Figure 3 : principe de mesure par BCI............................................................................................. 27<br />
Figure 4 : principe de mesure par WFBC........................................................................................ 28<br />
Figure 5 : modèle électrique équivalent d’un HBM....................................................................... 30<br />
Figure 6 : forme d’onde du courant d’une décharge HBM à 2 kV .............................................. 30<br />
Figure 7 : forme d’onde du courant d’une décharge HBM à 8 kV .............................................. 31<br />
Figure 8 : modèle électrique équivalent d’un MM ........................................................................ 32<br />
Figure 9 : forme d’onde du courant d’une décharge MM ............................................................ 32<br />
Figure 10 : principe de génération d’une décharge CDM (d’où vient la figure ?) .................... 33<br />
Figure 11 : forme d’onde du courant d’une décharge CDM ........................................................ 33<br />
Figure 12 : synoptique du banc d’agression de Nuclétides.......................................................... 35<br />
Figure 13 : principe de fonctionnement de la technique de mesure [25].................................... 37<br />
Figure 14 : synoptique du dispositif de perturbation (ref) ........................................................... 37<br />
Figure 15 : synoptique du banc de mesure [27] ............................................................................. 38<br />
Figure 16 : principe simplifié d’injection......................................................................................... 39<br />
Figure 17 : stratégie adoptée par la technique d’injection ............................................................ 40<br />
Figure 18 : schéma bloc du circuit de couplage sur la masse....................................................... 40<br />
Figure 19 : schéma bloc du circuit de couplage sur l’alimentation ............................................. 41<br />
Figure 20 : système de balayage 3D pour l’évaluation de l’immunité d’un composant aux<br />
ESD [29]....................................................................................................................................... 42<br />
Figure 21 : cartographie des niveaux de susceptibilité d’une carte mère [29] ........................... 42<br />
Figure 22 : principe du banc de mesure .......................................................................................... 43<br />
Figure 23 : principe d’injection de la méthode de mesure............................................................ 45<br />
Figure 24 : résultats de mesure qui représente la tension rectifiée en fonction de la puissance<br />
transmise..................................................................................................................................... 45<br />
Figure 25 : synoptique d’un montage d’essai d’injection directe (Norme CEI 62132-4) .......... 53<br />
Figure 26 : principe d’injection par DPI .......................................................................................... 55<br />
Figure 27 : comportement fréquentiel de la capacité 1 nF............................................................ 55<br />
Figure 28 : schéma électrique simplifié du té de polarisation ou « bias tee ».............................. 56<br />
Figure 29 : représentation fréquentielle de l’impédance de chacune des inductances utilisées<br />
...................................................................................................................................................... 57<br />
Figure 30 : coefficient de transmission des tés de polarisation en fonction de la fréquence ... 57<br />
Figure 31 : circuit d’injection à base de couplage entre lignes..................................................... 58<br />
Figure 32 : susceptibilité d’un inverseur 7404N connecté à une ligne de 3 m ........................... 58<br />
Figure 33 : schéma bloc du prototype d’injection.......................................................................... 60<br />
Figure 34 : photo du prototype d’injection « Gallenne » .............................................................. 60<br />
Figure 35 : coefficient de réflexion S11 en fonction de la fréquence ............................................. 61<br />
Figure 36 : coefficient de transmission S21 en fonction de la fréquence ...................................... 61<br />
Figure 37 : expérimentation pour identifier la stabilité du point de polarisation..................... 62<br />
Figure 38 : variation du point de polarisation en fonction de la puissance incidente.............. 62<br />
Figure 39 : synoptique du banc d’injection directe de l’IRSEEM/<strong>ESIGELEC</strong> ........................... 63<br />
Figure 40 : algorithme de correction de la puissance incidente................................................... 65<br />
Figure 41 : algorithme DPI ................................................................................................................ 65<br />
Figure 42 : définition du critère de susceptibilité........................................................................... 66<br />
Figure 43 : copie d’écran de l’interface graphique......................................................................... 68<br />
Figure 44 : fonction de transfert de l’oscilloscope (entrée 50 Ω) .................................................. 69<br />
I. chahine 10
Figure 45 : fonction de transfert de l’oscilloscope (entrée 1 MΩ) ................................................ 70<br />
Figure 46 : coefficient correcteur de la bande passante de l’oscilloscope................................... 70<br />
Figure 47 : caractérisation du prototype d’injection...................................................................... 71<br />
Figure 48 : caractérisation du prototype d’injection pour une entrée 50Ω de l’oscilloscope... 71<br />
Figure 49 : caractérisation du prototype d’injection pour une entrée 1 MΩ de l’oscilloscope 72<br />
Figure 50 : carte de test à base d’un compteur binaire 4 bits........................................................ 73<br />
Figure 51 : courbe de susceptibilité basée sur un critère d’observation ..................................... 73<br />
Figure 52 : carte de test à base d’un inverseur ............................................................................... 74<br />
Figure 53 : niveaux de susceptibilité pour une injection sur l’alimentation Vdd (5V) –<br />
plusieurs critères (+/- 20%, +/- 30% et +/- 40%)................................................................ 75<br />
Figure 54 : variation de la tension d’alimentation Vdd (5,5 V; 5,0 V ; 3,3 V ; 2,5 V) pour un<br />
critère de susceptibilité de +/- 30% en sortie......................................................................... 76<br />
Figure 55 : variation de la fréquence du signal d’entrée (1kHz, 100 kHz, 1MHz) pour un<br />
critère de susceptibilité de +/-30% en sortie (tension d’alimentation à 5 V) .................... 76<br />
Figure 56 : courbes de susceptibilité pour une injection sur l’entrée E – plusieurs critères (+/-<br />
20%, +/- 30% et +/- 40%) ......................................................................................................... 77<br />
Figure 57 : comparaison du niveau de susceptibilité obtenu avec plusieurs systèmes<br />
d’injection.................................................................................................................................... 78<br />
Figure 58 : représentation temporelle de l’impulsion générée à la sortie du TLP .................... 80<br />
Figure 59 : sonde capacitive .............................................................................................................. 81<br />
Figure 60 : impulsion générée par le TLP avec la sonde capacitive............................................ 81<br />
Figure 61 : photo d’un ESD pulser................................................................................................... 82<br />
Figure 62 : représentation temporelle de l’impulsion générée par l’ESD pulser....................... 82<br />
Figure 63 : représentation fréquentielle de l’impulsion générée par l’ESD pulser .................... 83<br />
Figure 64 : modèle électrique équivalent de l’ESD pulser............................................................ 83<br />
Figure 65 : exemple de fissures dans les pistes d’une PCB dues à des ESD très intenses........ 84<br />
Figure 66 : principe d’injection directe par décharges électrostatiques...................................... 85<br />
Figure 67 : caractéristiques de la carte de test ................................................................................ 86<br />
Figure 68 : carte de test, a) face composants ; b) face prototype FPGA ...................................... 87<br />
Figure 69 : schéma bloc du prototype FPGA.................................................................................. 87<br />
Figure 70 : signal logique de type LVTTL/ LVCMOS .................................................................. 87<br />
Figure 71 : banc de test....................................................................................................................... 87<br />
Figure 72 : déroulement des tests..................................................................................................... 87<br />
Figure 73 : modélisation de l’environnement de test .................................................................... 87<br />
Figure 74 : représentation temporelle sous PSpice de l’impulsion générée par l’ESD pulser.. 87<br />
Figure 75 : configuration de la carte électronique dans le cas d’injection d’impulsions<br />
positives ...................................................................................................................................... 87<br />
Figure 76 : impulsions positives injectées sur la piste d’entrée ................................................... 87<br />
Figure 77 : configuration de la carte électronique dans le cas d’injection d’impulsions<br />
négatives ..................................................................................................................................... 87<br />
Figure 78 : impulsions négatives injectées sur la piste d’entrée .................................................. 87<br />
Figure 79 : représentation simplifiée d’une architecture LVDS................................................... 87<br />
Figure 80 : structure d’une paire différentielle............................................................................... 87<br />
Figure 81 : architecture générale d’une liaison point à point entre un émetteur et un récepteur<br />
...................................................................................................................................................... 87<br />
Figure 82 : architecture adaptée au cas étudié ............................................................................... 87<br />
Figure 83 : forme d’onde de signaux différentiels à l’entrée du CST.......................................... 87<br />
Figure 84 : forme d’onde des signaux différentiels à la sortie du CST ....................................... 87<br />
Figure 85 : banc de test pour l’étude de la susceptibilité des entrées/sorties différentielles .. 87<br />
Figure 86 : injection en mode différentiel........................................................................................ 87<br />
Figure 87 : représentation des signaux différentiels en fonctionnement normal en E/S......... 87<br />
I. chahine 11
Figure 88 : injection d’une impulsion positive à partir de l’ESD pulser (charge 55 V) sur la<br />
voie directe.................................................................................................................................. 87<br />
Figure 89 : injection d’une impulsion négative à partir de l’ESD pulser (charge -55V) sur la<br />
voie directe.................................................................................................................................. 87<br />
Figure 90 : injection en mode commun ........................................................................................... 87<br />
Figure 91 : injection d’une impulsion positive à partir du TLP (charge 2000 V) sur la voie<br />
directe .......................................................................................................................................... 87<br />
Figure 92 : injection d’une impulsion positive à partir du pulser (charge 100 V) sur la voie<br />
directe .......................................................................................................................................... 87<br />
Figure 93 : impulsion positive injectée à partir de l’ESD pulser (charge 150V) en mode<br />
commun ...................................................................................................................................... 87<br />
Figure 94 : impulsion négative injectée à partir de l’ESD pulser (charge -150V) en mode<br />
commun ...................................................................................................................................... 87<br />
Figure 95 : modèle générique d’émission parasite ........................................................................ 87<br />
Figure 96 : modèle de susceptibilité de la broche d’alimentation (S. Baffreau)......................... 87<br />
Figure 97 : comparaison mesure/simulation (S. Baffreau)........................................................... 87<br />
Figure 98 : modèle d’immunité d’un inverseur basé sur les données IBIS et technologiques<br />
(E. Lamoureux)........................................................................................................................... 87<br />
Figure 99 : modèle global de l’inverseur et de son environnement (E. Lamoureux)................ 87<br />
Figure 100 : comparaison mesure et simulation de la susceptibilité d’un inverseur (E.<br />
Lamoureux) ................................................................................................................................ 87<br />
Figure 101 : modèle d’IBIS en entrée/sortie ................................................................................... 87<br />
Figure 102 : extrait d’un fichier IBIS d’un simple inverseur SN74AHC1GU04......................... 87<br />
Figure 103 : modèle de la diode de protection Pwr_clamp sous PSPICE................................... 87<br />
Figure 104 : réponse temporelle de la diode de protection Pwr_clamp sous PSpice................ 87<br />
Figure 105 : simulation en régime statique de la diode Gnd_clamp........................................... 87<br />
Figure 106 : modélisation de l’étage d’entrée................................................................................. 87<br />
Figure 107 : simulation en régime dynamique du bloc d’entrée ................................................. 87<br />
Figure 108 : schéma bloc des possibles approches de modélisation électrique......................... 87<br />
Figure 109 : simulation du modèle global sous ADS .................................................................... 87<br />
Figure 110 : comparaison mesure/simulation de l’impédance d’entrée du circuit sous test.. 87<br />
Figure 111 : principe général de modélisation par approche neuronale.................................... 87<br />
Figure 112 : niveau de susceptibilité d’un circuit intégré pour un critère donné ..................... 87<br />
Figure 113 : algorithme DPI relatif à l’approche mathématique ................................................. 87<br />
Figure 114 : répartition de la perturbation sur le signal de sortie dans le cas d’injection sur<br />
Vdd .............................................................................................................................................. 87<br />
Figure 115 : répartition de la perturbation sur le signal de sortie dans le cas d’injection sur E<br />
...................................................................................................................................................... 87<br />
Figure 116 : échantillonnage sur 9 points d’un signal continu .................................................... 87<br />
Figure 117 : représentation de la perturbation en entrée du dispositif sous test ...................... 87<br />
Figure 118 : classement des données ............................................................................................... 87<br />
Figure 119 : synoptique d’un système non linéaire ....................................................................... 87<br />
Figure 120 : principe général de fonctionnement d’un réseau de neurones .............................. 87<br />
Figure 121 : les différents types de réseaux de neurones.............................................................. 87<br />
Figure 122 : schéma d’un perceptron multicouche........................................................................ 87<br />
Figure 123 : architecture classique d’un perceptron multicouches ............................................. 87<br />
Figure 124 : paramètres de convergence d’un réseau de neurones............................................. 87<br />
Figure 125 : comparaison mesure et simulation autour du niveau logique haut sur la bande<br />
[50 - 500] MHz ............................................................................................................................ 87<br />
Figure 126 Zoom sur la fréquence de 400 MHz ............................................................................. 87<br />
I. chahine 12
Figure 127 Comparaison mesure et simulation autour du niveau logique bas [550 – 1000]<br />
MHz............................................................................................................................................. 87<br />
Figure 128 : zoom sur la fréquence de 650 MHz............................................................................ 87<br />
Figure 129 : courbe de susceptibilité en sortie pour un critère de +/-30% en sortie ................ 87<br />
Figure 130 : courbe de susceptibilité en sortie pour un critère de +/-40% en sortie ................ 87<br />
Figure 131 : a. comparaison mesure/simulation autour du niveau haut [50 - 500] MHz et ... 87<br />
Figure 132 : zoom sur la fréquence 650 MHz ................................................................................. 87<br />
Figure 133 : a. comparaison mesure/simulation autour du niveau bas [50-500] MHz et ....... 87<br />
Figure 134 : zoom sur la fréquence 150 MHz ................................................................................. 87<br />
Figure 135 : comparaison mesure/simulation pour une injection sur l’entrée ......................... 87<br />
Figure 136 : processus d’intégration du modèle sous ADS.......................................................... 87<br />
I. chahine 13
Introduction générale<br />
Introduction générale<br />
I. chahine 14
Introduction générale<br />
Introduction générale<br />
L’évolution des progrès technologiques au niveau des circuits intégrés s’est caractérisée<br />
essentiellement ces dernières années par une montée incessante en fréquence, une baisse<br />
constante des tensions d’alimentation, une miniaturisation de plus en plus poussée et une<br />
intégration accrue. Parallèlement à ces progrès sont apparus des problèmes de compatibilité<br />
électromagnétique (CEM) inter circuits intégrés et également des problèmes d’auto<br />
compatibilité entre les différents blocs analogiques et numériques au sein même d’un circuit<br />
intégré.<br />
La compréhension et la maîtrise de ces problèmes passent inévitablement, dans un premier<br />
temps, par une étape de caractérisation très poussée afin de mieux comprendre l’origine des<br />
problèmes. Une seconde étape, dite de modélisation, est aujourd’hui primordiale. Elle tire<br />
son origine du contexte économique international où la compétitivité d’une entreprise est<br />
liée essentiellement à sa capacité d’innovation et à sa réactivité face à la concurrence. Réagir<br />
vite, nécessite, entre autres, de pouvoir minimiser les temps de développement. On<br />
comprend dès lors que la réduction des nombreuses étapes de prototypage d’un produit va<br />
dans le bon sens. La simulation est de ce fait une étape décisive et son efficacité repose sur la<br />
qualité et la précision des modèles utilisés. Les ingénieurs disposent de nombreux logiciels<br />
capables de répondre à ces exigences. Mais aujourd’hui, l’ingénieur est confronté aux<br />
problèmes de co-simulation. Pour l’électronicien, la CEM est une discipline pauvre en<br />
modèle théorique et la complexité des interactions en jeu ne permet pas à ce jour de disposer<br />
de modèles suffisamment complets. Depuis quelques années, de nombreux programmes de<br />
recherche ont été lancés dans le but de combler ces manques. Le laboratoire IRSEEM est<br />
impliqué dans plusieurs programmes de recherche dont les objectifs fondamentaux sont la<br />
mise en place de bancs de mesures dédiés à la caractérisation des dispositifs (composants ou<br />
systèmes) d’un point de vue CEM et la construction de modèles théoriques capables de<br />
rendre compte des interactions CEM.<br />
Ce travail de thèse entre dans le cadre d’un programme régional (Haute Normandie) de la<br />
filière : Normandie AéroEspace auquel un grand groupe industriel (Thalès Air Systems) est<br />
associé et indirectement des partenaires étrangers comme le laboratoire CEM de l’Université<br />
Missouri-Rolla aux Etats-Unis.<br />
Ce programme s’intitule « La CEM des Composants électroniques des systèmes embarqués»,<br />
il est destiné à caractériser et à développer des modèles pour représenter le comportement<br />
électromagnétique de tout type de composants dans un environnement électromagnétique.<br />
I. chahine 15
Introduction générale<br />
La CEM, dans son sens le plus général, peut être définie selon la directive européenne 89-<br />
336-CE, comme « l'aptitude d'un dispositif, d’un appareil ou d'un système à fonctionner dans son<br />
environnement électromagnétique de façon satisfaisante, et sans produire lui-même des perturbations<br />
électromagnétiques de nature à créer des troubles graves dans le fonctionnement des appareils ou des<br />
systèmes situés dans son environnement ». A partir de cette définition, nous percevons deux<br />
exigences fondamentales de la CEM qui sont :<br />
Ne pas influencer de manière trop forte l'environnement électromagnétique dans<br />
lequel est situé le système ou le composant. Cette notion correspond au premier<br />
domaine de la CEM que l'on caractérise par le terme "émission".<br />
Ne pas être perturbé par l'environnement électromagnétique dans lequel se situe le<br />
système ou le composant. C’est le cas contraire et dans ce cas, c'est le terme de<br />
"susceptibilité électromagnétique" qui est employé pour caractériser ce domaine.<br />
Qu’il s’agisse d’émission ou d’immunité/susceptibilité, la problématique CEM n’est<br />
instaurée que s’il y a les trois composantes essentielles :<br />
La source (la source de perturbations)<br />
La victime (vulnérable aux perturbations)<br />
Le couplage entre les deux ou chemin de couplage.<br />
A partir de cette définition, nous pouvons diviser le domaine de la CEM en deux branches<br />
principales (émission et susceptibilité), dont chacune possède deux ou plusieurs<br />
composantes, comme le montre l’organigramme ci-dessous :<br />
Figure 1 : organigramme représentant les différentes branches de la CEM<br />
Aujourd’hui la plupart des produits mis sur le marché doivent répondre à certaines<br />
contraintes imposées par des normes.<br />
Nous avons différents types de normes CEM, celles qui sont dédiées aux équipements<br />
électroniques en général (grand public, médical, transport, etc.) regroupées sous diverses<br />
I. chahine 16
Introduction générale<br />
références : EN 50XXX, EN 55XXX, EN 60XXX, EN 61XXX. et celles qui sont dédiées aux<br />
méthodes de mesures au niveau des circuits intégrés moins nombreuses et plus exigeantes,<br />
connues sous les standards IEC 61967-X (émission) et IEC 62132-X (susceptibilité).<br />
En se basant sur ces normes, l’objectif final de la thèse est de développer des modèles pour<br />
représenter la susceptibilité conduite d’un composant électronique. Ces modèles seront<br />
utilisés par la suite dans les logiciels de simulation. Naturellement, ce travail sera divisé en<br />
deux grandes parties : caractérisation et modélisation.<br />
Après cette introduction générale, nous abordons dans le premier chapitre de ce manuscrit<br />
deux aspects essentiels de l’étude de la susceptibilité des composants : les principales sources<br />
de perturbations électromagnétiques qui peuvent nuire au fonctionnement d’un circuit<br />
intégré et un état de l’art sur les techniques de mesure en susceptibilité conduite.<br />
La caractérisation des circuits intégrés vis-à-vis des perturbations conduites : continues de<br />
type continuous wave (CW) et décharges électrostatiques (ESD) est présentée dans le<br />
deuxième chapitre. Nous aborderons successivement deux bancs de mesure dédiés à<br />
l’évaluation de la susceptibilité des circuits intégrés face aux perturbations mentionnées<br />
précédemment.<br />
Le troisième chapitre est consacré au volet modélisation de ce travail. A partir des résultats<br />
de mesures obtenus dans le chapitre 2, un modèle mathématique basé sur une approche<br />
neuronale est développé permettant de prédire le niveau de susceptibilité d’un circuit<br />
intégré.<br />
Nous terminons ce mémoire de thèse par une conclusion générale qui résumera le travail<br />
effectué et proposera les perspectives dégagées dans le domaine de la modélisation de<br />
l’immunité conduite des circuits intégrés.<br />
I. chahine 17
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
Chapitre 1<br />
Etat de l’art de la susceptibilité conduite des<br />
circuits intégrés aux perturbations<br />
électromagnétiques<br />
I. chahine 18
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
1. Introduction<br />
Dans ce chapitre, nous allons nous intéresser à un aspect important de la CEM des<br />
circuits intégrés. Il s’agit de leur susceptibilité aux perturbations conduites.<br />
Tout d’abord, nous allons évoquer les différentes sources de perturbations rayonnées et<br />
conduites auxquelles un circuit intégré peut être exposé dans un environnement donné.<br />
Nous tenons à souligner toutefois que les perturbations rayonnées sont à l’origine des<br />
perturbations conduites dans la majeure partie des cas.<br />
Ensuite, nous allons aborder les différentes techniques de mesure qui existent pour<br />
l’évaluation de la susceptibilité conduite d’un circuit intégré à travers un parcours de la<br />
littérature. Ces techniques de mesure seront classées en trois grandes parties :<br />
- les techniques de mesure en signaux continus ou modulés normalisées par la IEC<br />
(International Electrotechnical Commission) telles que : la méthode d’injection directe<br />
de puissance ou direct power injection (DPI), la méthode d’injection de courant ou bulk<br />
current injection (BCI) et la méthode de la cage de Faraday ou work faraday bench cage<br />
(WFBC) ;<br />
- les méthodes de mesures normalisées en décharges électrostatiques : human body<br />
model (HBM), machine model (MM) et charged device model (CDM) ;<br />
- les méthodes de mesures hors normes où nous récapitulons l’essentiel des<br />
expérimentations réalisées ces dernières années dans les laboratoires de recherche en<br />
France et à travers le monde.<br />
I. chahine 19
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
2. Les principales sources de perturbations électromagnétiques<br />
Dans cette partie, nous allons faire le point sur les différentes sources de perturbations<br />
qui sont à l’origine des principales causes de défaillances dans les circuits intégrés.<br />
Traditionnellement, les sources de perturbations électromagnétiques sont classifiées en deux<br />
grandes familles : perturbation d’origine naturelle et perturbation d’origine humaine [1-2].<br />
Les Tableau 1 et Tableau 2 récapitulent les principales sources de perturbations d’origine<br />
naturelle et humaine. Une liste plus détaillée est fournie en annexe.<br />
Classification des principales sources de perturbations d’origine naturelle :<br />
- bruits statique et thermique<br />
- la foudre (proche ou lointaine)<br />
- brouillage d’origine solaire (ondes siffleuses, rayons cosmiques et solaires, etc.)<br />
Tableau 1: principales sources d’origine naturelle<br />
Classification des principales sources de perturbations d’origine humaine :<br />
- réseaux électriques et ses dérivés (lignes haute tension, interrupteurs des circuits de<br />
puissance, moteurs électriques, redresseurs, etc.)<br />
- équipements industriels et commerciaux grand public et médical (four micro-ondes,<br />
néons, équipements médicaux, etc.).<br />
- systèmes de communications (stations d’émissions de télévision, radio, radars,<br />
téléphonies mobiles, émetteurs/récepteurs Wifi, etc.)<br />
- lignes ferroviaires<br />
Tableau 2 : principales sources d’origine humaine<br />
Une approche alternative consiste à regrouper les sources de perturbations différemment.<br />
On distingue alors les sources de nature fréquentielle (signaux continus, modulés, etc.) les<br />
sources de type transitoires (décharges électrostatiques, signaux impulsionnels, etc.).<br />
L’avantage de ce classement réside dans le fait qu’il est plus approprié aux démarches de<br />
modélisation en CEM [1-4].<br />
En nous appuyant sur des exemples, nous allons classer les sources de perturbations les plus<br />
représentatives selon les deux catégories annoncées précédemment.<br />
I. chahine 20
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
2.1. Sources fréquentielles<br />
Les sources fréquentielles ou permanentes émettent des perturbations aussi longtemps<br />
que l’appareil émetteur est en fonction. Comme exemple typique, nous pouvons citer<br />
l’horloge d’un système numérique. Elle est en fonctionnement tant que le système est<br />
enclenché. De plus, le niveau d’émission émis par ce dernier peut varier en fonction de la<br />
tâche engagée. Ces sources ont généralement une fréquence fixe ou une bande de fréquences<br />
très étroite, contrairement aux sources transitoires que nous allons évoquer par la suite. La<br />
liste suivante, non exhaustive, présente les principales sources fréquentielles de<br />
perturbations auxquelles un dispositif peut être soumis dans un environnement donné.<br />
2.1.1. Les émetteurs radios<br />
Les émetteurs radios sont caractérisés par une bande étroite de fréquences pouvant être<br />
située entre une centaine de kilohertz et quelques gigahertz. Les puissances maximales qui<br />
sont mises en jeu lors de l’émission peuvent s’étaler de quelques dizaines de milliwatts à<br />
quelques centaines de kilowatts.<br />
Il est très important de distinguer entre les émetteurs de télécommunications, d’une part<br />
ceux qui sont conçus pour émettre un rayonnement à longue distance, et d’autre part, les<br />
émetteurs destinés à des applications dans le domaine du grand public, médical, industriel,<br />
etc. et dont l’objectif est de transmettre le rayonnement à des distances très restreintes [5-6].<br />
Nous citons quelques exemples des principaux émetteurs (télécommunication, grand public<br />
et médical), leurs fréquences ainsi que leur puissance maximale générée.<br />
Emetteurs Bande de fréquence (MHz) Puissance maximale générée (W)<br />
Relais radiofréquences et<br />
faisceaux hertziens<br />
Radiotéléphonies et<br />
stations relais, wifi, etc.<br />
Appareils médicaux et<br />
paramédicaux<br />
Fours à micro-ondes<br />
domestiques<br />
2 à 40 GHz ~ 1<br />
27 à 2500 0.1 à 1<br />
0,01 à 0,1 ~ 10<br />
2450 ~ 100<br />
Tableau 3 : principales sources d’émissions radiofréquences [6]<br />
I. chahine 21
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
Une liste plus détaillée sur une large gamme de produits peut être trouvée dans différents<br />
ouvrages scientifiques, et plus particulièrement dans l’ouvrage de Mr. Champiot [6], dont les<br />
références sont fournies par la STF (Source Télédiffusion de France).<br />
2.1.2. Les radars<br />
Les radars sont identifiés comme étant des émetteurs et doivent naturellement figurer<br />
parmi les éléments du Tableau 3. Néanmoins, Il existe différents types de radars dont les<br />
plus courants sont les suivants : les radars de contrôle aérien, les radars météorologiques, les<br />
radars de la marine, les radars de contrôle de vitesse et les radars militaires (forte puissance).<br />
Hormis les radars militaires, la puissance maximale ne dépasse pas généralement les<br />
centaines de kilowatts. Les radars à forte puissance, 10 GW, peuvent émettre des ondes<br />
électromagnétiques qui risquent de brouiller tout type d’appareils électroniques [6-7]. Ils<br />
sont donc un danger certain pour le bon fonctionnement des circuits intégrés.<br />
2.1.3. Les moteurs électriques dans un véhicule<br />
L’allumage des moteurs électriques au niveau des véhicules engendre des rayonnements<br />
électromagnétiques dus à la présence d’arcs électriques au niveau des bougies et du rupteur.<br />
Mais ce ne sont pas les seules sources d’émission identifiables. Il faut aussi compter sur la<br />
présence des systèmes électroniques de plus en plus nombreux, des moteurs en quantité<br />
grandissante (essuie vitre EV, groupe moto ventilateur GMV, lave projecteur LP, pompe<br />
essuie vitre PEV, ventilateur, etc.). Une étude datant de 2003 [8] montre le spectre des<br />
émissions des différents moteurs présents à bord d’un véhicule. La plage d’observation des<br />
fréquences s’étend de 30 kHz à 40 MHz.<br />
Figure 2 : spectre d’émission de plusieurs moteurs configurés de différentes manières fonctionnant<br />
à intensité nominale [8]<br />
I. chahine 22
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
2.1.4. Les circuits intégrés<br />
La miniaturisation progressive des technologies microélectroniques entraîne des<br />
problèmes d’émissions électromagnétiques qui deviennent de plus en plus présents et<br />
potentiellement dangereux à l’échelle d’une carte électronique. Cet accroissement des<br />
rayonnements s’explique par une consommation de courant grandissante lors des<br />
commutations des portes logiques, briques élémentaires de tous les circuits numériques. La<br />
consommation du courant dans certains cas peut atteindre plusieurs ampères sur un temps<br />
très court provoquant des émissions parasites en mode conduit et rayonné [9]. La gamme de<br />
fréquence de ces émissions est très large et elle ne cesse d’augmenter surtout avec<br />
l’augmentation constante des fréquences de travail des circuits intégrés. A titre d’exemple, la<br />
fréquence actuelle d’un microprocesseur de dernière génération est aux alentours de 3 GHz,<br />
comparée à une fréquence de 300 MHz il y a dix ans.<br />
Maintenant que nous avons évoqué quelques sources fréquentielles, nous allons nous<br />
intéresser aux sources dites transitoires.<br />
2.2. Sources transitoires<br />
Les sources transitoires ou intermittentes émettent des perturbations d’une manière<br />
irrégulière et imprévisible sur des intervalles de temps très espacés. Contrairement aux<br />
sources fréquentielles, elles sont difficiles à identifier et souvent ne sont pas récurrentes. Cela<br />
signifie que l’événement peut changer d’une situation à une autre. La foudre en est la<br />
parfaite illustration.<br />
2.2.1. La foudre<br />
La foudre est un phénomène naturel de nature électrique (décharge électrique) qui peut<br />
prendre plusieurs formes et peut avoir des conséquences graves sur les appareils électriques<br />
et les circuits intégrés plus particulièrement. Les effets de cette décharge sur ces derniers<br />
dépendent de plusieurs paramètres : l’intensité et le chemin suivi par le courant généré par la<br />
foudre, la forme de la décharge, la distance qui sépare le lieu de production de la foudre des<br />
circuits intégrés, la polarisation s’il s’agit d’une décharge positive ou négative, etc.<br />
Les courants de foudre ont des formes d’ondes bien spécifiques. Généralement, on n’a pas<br />
une seule décharge mais une série de plusieurs décharges. La première décharge est la plus<br />
intense. Les courants de foudre ont la forme d’une impulsion avec un temps de montée très<br />
I. chahine 23
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
réduit de l’ordre de quelques dizaines de µs pour les décharges négatives et de presque le<br />
double pour les décharges positives. La durée d’une décharge est de quelques millisecondes.<br />
La valeur maximale du courant peut atteindre quelques centaines de kiloampères [6].<br />
2.2.2. Les décharges électrostatiques<br />
Une décharge électrostatique, ou Electrostatic Discharge (ESD), est un phénomène physique<br />
dû au transfert de charges électriques entre deux objets ou deux corps portés à des niveaux<br />
de potentiels électrostatiques différents par suite de l’accumulation de charges d’électricité<br />
statiques. Ce phénomène est généralement accompagné par un courant de forte intensité.<br />
Plusieurs mécanismes sont à l’origine de la création des ESD, mais les plus remarqués sont<br />
les suivants : l’induction, la triboélectricité et le contact avec les objets préalablement chargés.<br />
La forme d’onde d’une décharge électrostatique dépend d’une multitude de paramètres et de<br />
différents scénarios dans lesquels ces événements peuvent avoir lieu. Une étude assez<br />
détaillée qui couvrira les différents aspects de ce domaine sera présentée dans la suite de ce<br />
manuscrit.<br />
Il est à noter que les dégradations engendrées par les ESD sont nombreuses : détérioration ou<br />
destruction des circuits intégrés sensibles, effacement ou changement des données<br />
magnétiques, et dans certains cas extrêmes, elles peuvent provoquer des explosions ou des<br />
incendies dans les environnements inflammables [10].<br />
On estime que chaque année, 20 à 25 milliards d’euros sont perdus au niveau mondial à<br />
cause des dommages provoqués par les décharges électrostatiques, dans la seule industrie<br />
électronique [11].<br />
De nos jours la plupart des circuits intégrés mis sur le marché sont équipés de circuits de<br />
protections électriques pour les protéger des éventuels problèmes de décharges<br />
électrostatiques. Ils sont présents essentiellement sur les entrées/sorties. En effet, sans ces<br />
protections, le circuit serait extrêmement sensible et risquerait d’être détruit par la moindre<br />
surtension à ses bornes provoquée par la décharge.<br />
2.2.3. Les armes électromagnétiques de forte puissance<br />
L’explosion d’une bombe atomique ou nucléaire génère une impulsion<br />
électromagnétique qui se caractérise par une forte intensité sur une durée très courte. Il<br />
existe deux types d’impulsion électromagnétique nucléaire (IEMN) qui sont définies selon<br />
l’altitude de l’explosion :<br />
1. Haute altitude (≥ 40 Km et ≤ 500 Km)<br />
I. chahine 24
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
2. Basse altitude (≤ 2 Km)<br />
La première impulsion se décompose en trois sous impulsions : immédiate, intermédiaire et<br />
finale.<br />
- L’impulsion immédiate est d’une très forte amplitude (l’amplitude maximale du champ<br />
électrique est de 50 kV/m) avec un temps de montée de 2,5 ns. C’est l’impulsion la plus<br />
nuisible et qui intéresse la grande majorité des industriels.<br />
- L’impulsion intermédiaire se caractérise par une amplitude moins importante d’une<br />
valeur de 10 à 100 V/m pour des durées comprises entre 0,01 et 0,1 µs.<br />
- L’impulsion finale ou retardée est de très faible amplitude (38 mV/m) mais de très<br />
longue durée (20 s pour les impulsions positives et 130 s pour les impulsions négatives) et un<br />
temps de montée assez large de 0,9 s environ [6] [12].<br />
La seconde impulsion est la plus destructive. Elle se caractérise par une impulsion de très<br />
courte durée, un temps de montée très faible et un champ électrique très important. Son<br />
action est très localisée avec un large spectre électromagnétique.<br />
2.2.4. Les rayons solaires et cosmiques<br />
L’interaction des particules rencontrées dans un environnement radiatif, les neutrons<br />
atmosphériques par exemple, avec les matériaux semi-conducteurs peut induire des<br />
défaillances perturbant la fonctionnalité de ce dernier, voir conduire à sa destruction. Trois<br />
conséquences peuvent résulter de ces interactions : Une ionisation du semi-conducteur, une<br />
création de défauts dans la structure cristalline du semi-conducteur et une ionisation d’un<br />
matériau diélectrique. Le premier phénomène est le plus fréquent et généralement son<br />
impact se réduit à une ionisation temporaire du semi-conducteur. Cet effet dû au passage<br />
d’une seule particule dans le semi-conducteur est appelé single event effet (SEE).<br />
Ces effets sont apparus durant les trois dernières décennies et se sont multipliés avec la<br />
réduction progressive des dimensions technologiques des circuits intégrés. Les principaux<br />
effets sont les suivants :<br />
- Le single event upset (SEU) est un événement qui désigne la corruption réversible<br />
d’une information électronique. Cet événement est connu en électronique numérique et<br />
se caractérise par un changement d’un état logique en son état complémentaire. En<br />
électronique analogique cet effet se manifeste par une variation transitoire d’un<br />
paramètre électrique (courant, tension ou charge électrique).<br />
I. chahine 25
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
- Le single event latchup (SEL) et snapback (SES) : le SEL, déclenché par une particule<br />
unique produit un effet équivalent au phénomène du latchup. Le SES aboutit comme le<br />
SEL à un état de courant élevé qui peut conduire à la destruction du circuit intégré.<br />
- Le single event burnout (SEB) et le gate rupture (SEGR) : le SEB est un événement qui<br />
peut mener à la destruction par emballement thermique du circuit intégré. Tandis que<br />
le SEGR est un phénomène dû au claquage diélectrique de l’oxyde de grille. Cet<br />
évènement est très commun dans les circuits intégrés opérant à basse tension.<br />
De nos jours, il existe de nombreuses techniques physiques ou logicielles pour limiter la<br />
susceptibilité des circuits intégrés aux différents effets de radiations. On parle de protections<br />
physiques (les isolants sur semi-conducteur, les anneaux de garde pour la protection contre<br />
les latchups, etc.) ou bien de protections logicielles (contrôle des courants d’alimentation et<br />
des flux de données, des codes de correction d’erreurs, etc.) [13-14].<br />
La présentation de ces différentes sources de perturbations permet de mieux appréhender les<br />
difficultés que nous allons rencontrer par la suite quand il s’agira d’évaluer la susceptibilité<br />
d’un circuit ou d’un composant électronique. La diversité des phénomènes perturbateurs<br />
implique que chaque dispositif à protéger devra l’être pour l’ensemble des sources. On<br />
entrevoit la complexité de la tâche, puisqu’il faudra soumettre le circuit à une batterie de<br />
tests afin de vérifier et de garantir un niveau de protection suffisant. La suite de notre travail<br />
visera à présenter les méthodes de mesures actuellement disponibles et les nouvelles<br />
approches proposées par la communauté scientifique.<br />
I. chahine 26
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
3. Les méthodes de mesures en susceptibilité<br />
Dans cette partie, nous allons exposer les différentes méthodes de mesure pour<br />
l’évaluation de la susceptibilité conduite des circuits intégrés.<br />
3.1. Les méthodes de mesure normalisées<br />
Ces méthodes de mesure sont présentées dans la littérature dans le cadre de la<br />
proposition du standard IEC 62132. Elles exigent que lors des campagnes de mesure, le<br />
circuit soit en fonctionnement nominal.<br />
3.1.1. BCI (Bulk Curent Injection) : IEC 62132-3<br />
Cette méthode consiste à injecter un courant perturbateur sur une ou plusieurs<br />
entrées/sorties d’un circuit intégré à l’aide d’une pince de couplage. Une seconde pince de<br />
relecture, placée au plus proche du circuit à tester, permet de mesurer le courant<br />
effectivement injecté dans le fil de test. C’est bien cette valeur de courant qui entre dans le<br />
circuit et provoque ou pas sa défaillance.<br />
Figure 3 : principe de mesure par BCI.<br />
Cette méthode fonctionne dans la bande 1 MHz – 1 GHz. Cette limitation est due aux<br />
caractéristiques de la pince d’injection.<br />
Les inconvénients de cette méthode résident surtout dans la nécessité d’une puissance<br />
incidente considérable pour la génération du courant perturbateur [15].<br />
3.1.2. DPI (Direct Power Injection) : IEC 62132-4<br />
C’est l’une des méthodes de mesure les plus utilisées. Son principe de fonctionnement est<br />
basé sur une approche de couplage directe entre une onde électromagnétique (perturbation)<br />
et la broche d’un circuit intégré par le biais d’une capacité de couplage RF. Cette méthode<br />
fera l’objet d’une description plus détaillée dans le chapitre 2 de ce manuscrit.<br />
I. chahine 27
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
3.1.3. La WBFC (Work Bench Faraday Cage): IEC 62132-5<br />
Le principe de fonctionnement de cette méthode repose sur l’injection directe d’une<br />
perturbation RF dans le circuit sous test à travers une impédance d’une valeur égale à 100 Ω.<br />
La perturbation est générée par un générateur de signaux RF et amplifiée par la suite par un<br />
amplificateur RF. Un coupleur bidirectionnel est présent afin de permettre la mesure précise<br />
des puissances incidente et réfléchie. La carte sur laquelle est monté le circuit intégré est<br />
placée à l’intérieur d’une cage de Faraday. L’alimentation ainsi que les autres signaux<br />
nécessaires au fonctionnement de la carte passent à travers des filtres (F) afin d’éviter<br />
l’insertion ou la fuite de toute perturbation autre que celle délivrée par le générateur RF. La<br />
méthode de mesure est proposée pour une bande de fréquences s’étalant de 150 kHz à<br />
1 GHz.<br />
Figure 4 : principe de mesure par WFBC<br />
La méthode est adaptée pour la mesure de la susceptibilité conduite d’un circuit intégré.<br />
Toutefois, lorsque les dimensions de la cage et de la carte sous test sont proches de la<br />
longueur d’onde de la source, il se produit des phénomènes de cavité résonnante qui sont<br />
préjudiciables pour la mesure [16].<br />
3.2. Les méthodes normalisées de mesure en décharges électrostatiques<br />
Les décharges électrostatiques ont fait leur apparition en électronique dans la fin des<br />
années soixante et depuis elles sont devenues une réelle menace pour les circuits intégrés.<br />
I. chahine 28
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
Leur impact négatif sur la fiabilité des composants a entraîné l’émergence d’un sous<br />
domaine complet de la microélectronique dédié à leurs études. Auparavant, les tests ESD<br />
étaient effectués sur des circuits hors tensions. Aujourd'hui, ce n’est plus le cas et ces tests<br />
sont de plus en plus réalisés sur des composants sous tensions.<br />
Les tests ESD sont développés et normalisés par plusieurs organisations telles que :<br />
ESDA (Electrostatic Discharge Association) ;<br />
AEC (Automotive Electronics Council);<br />
EIA/JEDEC (Electronic Industries Alliance/Joint Electron Device Engineering<br />
Council);<br />
MIL/STD (US Military Standard) ;<br />
IEC sous les standards 61000 – 4 -2.<br />
Beaucoup de paramètres peuvent influencer la forme et la durée totale d’une décharge<br />
électrostatique. Pour cette raison, plusieurs modèles de décharges ont été développés. Le<br />
modèle le plus courant et le plus ancien est celui du corps humain, (d’appellation anglaise<br />
‘’human body model’’ (HBM)) qui, chargé électriquement, se décharge au travers d’un<br />
circuit intégré. Il existe aussi un modèle pour décrire la décharge produite par un<br />
équipement, sur un autre. C’est le ‘’machine model’’ (MM). Ce modèle constitue une version<br />
étendue et simplifiée du modèle HBM. Un troisième modèle permet de représenter les<br />
décharges engendrées par le circuit intégré sur lui-même, ‘’charged device model’’ (CDM).<br />
Ces modèles ainsi que les techniques de mesures associées seront détaillés dans les<br />
paragraphes suivants [17-19].<br />
3.2.1. Test HBM<br />
Les charges électrostatiques se trouvant à l’origine dans un corps humain sont transférées<br />
à l’extérieur par simple contact avec un corps chargé, par exemple quand le doigt d’un corps<br />
humain touche un circuit intégré. Ce phénomène de charge et de décharge peut être<br />
modélisé sous forme d’un circuit électrique équivalent simplifié comme le montre la<br />
Figure 5.<br />
I. chahine 29
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
Figure 5 : modèle électrique équivalent d’un HBM<br />
Il s’agit de remplacer le corps humain par une source haute tension qui vient se charger via<br />
un réseau passif RC. Les valeurs de la résistance R et de la capacité C sont respectivement de<br />
l’ordre de 1500 Ω et 100 pF.<br />
Avant la décharge, la capacité est typiquement chargée à des tensions très élevées de l’ordre<br />
de quelques kV. Cette tension de précharge est utilisée pour caractériser l’intensité de la<br />
décharge HBM. Cette dernière est assimilée à une impulsion de courant indépendante du<br />
circuit à tester.<br />
La forme d’onde du courant de décharge est représentée sur la Figure 6. La durée moyenne<br />
de l’événement est de 200 à 300 ns avec un temps de montée compris entre 2 et 10 ns. La<br />
valeur du pic de courant varie quant à elle en fonction de la tension de précharge.<br />
Dans le cas des circuits intégrés, une robustesse minimale de 2 kV est nécessaire pour<br />
permettre leur manipulation sans risque pour les conditions de stockage et d’assemblage, ce<br />
qui correspond à un courant de 1,3 A [10].<br />
Figure 6 : forme d’onde du courant d’une décharge HBM à 2 kV<br />
I. chahine 30
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
Dans certains ouvrages scientifiques comme dans la norme IEC 61000-4-2, nous retrouvons<br />
une autre forme d’onde pour le HBM avec des caractéristiques légèrement modifiées comme<br />
le montre la Figure 7. Ceci est dû en effet à des conditions de test différentes.<br />
Figure 7 : forme d’onde du courant d’une décharge HBM à 8 kV<br />
Le temps de montée est de 0,7 à 1 ns et la largeur d’impulsion est plus réduite de l’ordre de<br />
200 ns [17].<br />
Enfin, le modèle HBM assure une bonne répétitivité et représentativité de la décharge<br />
engendrée par un corps humain. Il est intégré pratiquement dans la plupart des simulateurs<br />
industriels de type générateur ESD, ESD Gun, etc.<br />
3.2.2. Test MM<br />
Le modèle MM est utilisé pour reproduire la décharge que peut générer une machine, un<br />
robot par exemple, sur un circuit intégré.<br />
Il s’agit entre autres d’une extension du modèle HBM présenté précédemment, à défaut des<br />
valeurs de la capacité et de la résistance. La valeur de la capacité est pratiquement le double<br />
(200 pF) et celle de la résistance est presque nulle.<br />
La tension de précharge de la capacité est de quelques centaines de volt, ce qui semble être<br />
suffisant pour générer une décharge ESD assez sévère.<br />
I. chahine 31
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
Figure 8 : modèle électrique équivalent d’un MM<br />
La forme d’onde du courant d’une décharge MM est oscillatoire comme l’illustre la Figure 9.<br />
La valeur maximale du courant peut atteindre les 10 A [10] [17].<br />
Figure 9 : forme d’onde du courant d’une décharge MM<br />
Les tests MM ne sont pas parfaitement reproductibles, surtout à des niveaux de tension de<br />
précharge relativement élevés c’est-à-dire au-delà de 300 V. Pour cette raison les<br />
spécifications actuelles sur les circuits intégrés recommandent des niveaux de tension de<br />
précharge de 200 V.<br />
3.2.3. Test CDM<br />
Le modèle CDM diffère des deux modèles présentés précédemment, étant donné que la<br />
décharge ne vient pas d’un agent extérieur, mais c’est bien le circuit lui-même qui la<br />
provoque.<br />
Les charges (positives ou négatives) sont stockées à l’intérieur même du circuit intégré, par<br />
exemple dans le substrat P d’un circuit MOS (metal oxyde semi-conductor) comme l’illustre<br />
la Figure 10. Quand l’une des broches du circuit est connectée accidentellement à une masse<br />
I. chahine 32
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
externe, le circuit se décharge de l’intérieur vers l’extérieur en générant une décharge<br />
électrostatique représentée par le courant IESD (figure 10).<br />
Figure 10 : principe de génération d’une décharge CDM<br />
Il est difficile de trouver un modèle électrique équivalent pour représenter ce phénomène à<br />
cause de la multitude de paramètres qui peuvent entrer en jeu au moment de la décharge, à<br />
savoir : le boîtier, la puce, le chemin de la décharge, le temps, etc. Toutefois, il est toujours<br />
possible de trouver un modèle simplifié pour estimer la forme et la valeur de l’impulsion<br />
générée.<br />
Des études montrent que la durée de la décharge est très brève, quelques nanosecondes, et<br />
que les temps de montées peuvent atteindre quelques dixièmes de nanosecondes. Les pics de<br />
courant atteignent plusieurs dizaines d’ampères [17] [19].<br />
La forme d’onde générée peut ressembler à l’impulsion de la Figure 11.<br />
Figure 11 : forme d’onde du courant d’une décharge CDM<br />
Les différentes méthodes de test décrites précédemment consistent à présenter au circuit<br />
sous test une série d’impulsions afin d’évaluer sa robustesse. Toutefois, si nous exposons le<br />
I. chahine 33
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
circuit longtemps à une série d’impulsions, il y a de forte chance qu’il soit détérioré. Les<br />
impulsions présentées précédemment correspondent en effet au seuil maximal qu’un circuit<br />
intégré peut supporter.<br />
L’objectif primordial des méthodes de test en susceptibilité conduite est de pouvoir<br />
« simuler » l’environnement perturbateur dans lequel le circuit opère et établir un seuil à<br />
partir duquel ces perturbations deviennent sérieusement nuisibles. Les conséquences des<br />
ESD peuvent être de nature logicielle (un changement d’état logique) ou bien physique (qui<br />
vont du vieillissement prématuré jusqu’à la création de court-circuit ou de circuit ouvert).<br />
Par ailleurs, selon l’amplitude et la durée du courant, d’autres défaillances de nature<br />
thermique peuvent se produire lorsqu’on dépasse la température critique d’un matériau.<br />
Cela peut entraîner une fusion partielle ou totale du circuit intégré.<br />
Parallèlement aux méthodes de mesure normalisées, plusieurs expérimentations ont été<br />
réalisées afin de mieux comprendre les phénomènes de susceptibilité conduite dans les<br />
circuits intégrés. Ces expérimentations sont abordées dans les paragraphes qui suivent.<br />
3.3. Expérimentations autour de la susceptibilité conduite des circuits<br />
intégrés<br />
Elles sont généralement inspirées des méthodes de mesure normalisées. Dans la plupart<br />
des cas, elles font varier les paramètres habituels suivant une méthode d’agression:<br />
- la technique d’injection ;<br />
- la bande de fréquence;<br />
- la puissance et la forme d’onde des signaux perturbateurs (signaux continus, modulés,<br />
décharges électrostatiques, signaux impulsionnels, burst, etc.);<br />
Certaines de ces méthodes ont été adoptées comme base de standards dans le cadre d’une<br />
future approche de normalisation.<br />
La première expérimentation que nous allons présenter est une étude antérieure au standard<br />
DPI actuel.<br />
3.3.1. Banc d’agression HF (100 MHz – 1 GHz). Nucleïtides, France<br />
Il a été mis en place par Mrs. O. Maurice et J. Pigneret à Nucleïtides pour évaluer la<br />
susceptibilité des circuits intégrés vis-à-vis des agressions électromagnétiques de type<br />
sinusoïdes modulées en amplitude sur une large bande de fréquences [20-21]. L’avantage<br />
d’injecter de tels types de signaux écarte le risque de la dégradation du circuit sous test par<br />
I. chahine 34
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
effet thermique. On ne s’intéresse alors qu’aux effets de perturbations et non pas aux effets<br />
de dégradation.<br />
Le banc de mesure repose sur le principe d’injection directe d’une perturbation sur la broche<br />
du circuit intégré via une capacité de couplage (C=10 pF) montée en surface (CMS) et soudée<br />
au plus proche du composant comme le montre la Figure 12.<br />
Figure 12 : synoptique du banc d’agression de Nucléitides<br />
La capacité est connectée d’un côté à un connecteur SMA (SubMiniature version A) et de<br />
l’autre côté à la broche du circuit dans le but de minimiser les pertes lors de l’injection du<br />
signal.<br />
Les caractéristiques du banc varient selon que le circuit à tester est de type numérique ou<br />
analogique. En fonction de la fréquence maximale de fonctionnement du circuit, différents<br />
cas tests sont envisagés :<br />
Si la fréquence de la perturbation est supérieure à la fréquence de travail du circuit, on parle<br />
dans ce cas de phénomène « out-band ». Dans le cas inverse, on parle de phénomène « in-<br />
band ».<br />
Il est également possible avec cette technique de synchroniser l’injection d’une perturbation<br />
avec le fonctionnement du circuit. Dans ce cas, l’injection peut intervenir sur un front<br />
montant ou descendant, un état haut ou bas, etc.<br />
La détection de la défaillance du circuit se fait en sortie. Cette dernière perturbée est<br />
comparée avec la sortie d’un autre circuit identique (de même technologie) mais non<br />
perturbée. La comparaison est faite par l’intermédiaire d’un circuit spécifique de type ou<br />
exclusif de même technologie que le circuit testé, complété par un circuit de retard (R-C) afin<br />
de mieux détecter les phénomènes de décalage temporel ou de désynchronisation.<br />
Ce banc de mesure présente plusieurs avantages : il est large bande et utilise un critère de<br />
défaillance relativement robuste. Cependant, son handicap majeur réside dans le temps de<br />
réalisation et de réglage [22].<br />
I. chahine 35
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
3.3.2. Banc d’agression par lignes couplées. TELICE/IEMN, France<br />
L’expérimentation suivante met l’accent sur une nouvelle technique d’injection. Cette<br />
dernière se présente comme une solution alternative au principe de couplage classique<br />
pratiqué par la norme DPI.<br />
Le principe de ce banc repose sur un couplage électromagnétique uniformément distribué<br />
entre deux lignes de propagation. Une première ligne, dite ligne perturbatrice, est connectée<br />
directement d’un côté à la source de perturbation, en l’occurrence un générateur de signaux<br />
RF, et de l’autre côté à une impédance de charge. La seconde ligne, est quant à elle, connectée<br />
directement au circuit sous test et forme la ligne réceptrice. Le choix des lignes se fait selon<br />
leurs longueurs : si la longueur est supérieure à 30 cm, un câble bifilaire est recommandé.<br />
Inversement, les lignes peuvent être réalisées sur des circuits imprimés ce qui permet de les<br />
placer dans des conditions semblables à celles rencontrées sur la carte électronique (même<br />
impédance).<br />
Par ce moyen, on peut réaliser un couplage assez important entre la puissance de la source et<br />
la puissance sur les lignes de façon à introduire un certain niveau de bruit (tension ou<br />
courant) au circuit sous test pour provoquer un dysfonctionnement [23-24].<br />
Ce montage a été testé sur une gamme de circuits intégrés de complexité variable. Il sera<br />
commenté plus en détails et comparé à d’autres systèmes d’injections dans le chapitre 2 de ce<br />
manuscrit.<br />
3.3.3. Caractérisation des circuits intégrés aux EFT (Electrical Fast<br />
Transient)/Burst. Polytechnique de Turin, Italie<br />
L’expérimentation qui suit met en évidence une nouvelle méthode de caractérisation<br />
originale pour l’étude de la susceptibilité des circuits intégrés aux perturbations de type<br />
burst. On s’intéresse ici aux interférences de mode commun. Le pire cas qui peut surgir en<br />
susceptibilité c’est quand les courants dits de mode commun Icm , collectés par les câbles de<br />
connexion, circulent entre les deux points de masse extrêmes sur un circuit imprimé, par<br />
exemple entre les points Masse 2 (Gnd2) et Masse 1 (Gnd1) comme l’illustre la Figure 13.<br />
Cet événement peut être reproduit en injectant un courant, sous forme d’un signal pulsé de<br />
type burst, sur la masse du PCB tout en observant son déplacement sur la carte. Pour cela, il<br />
faut disposer d’un banc de mesure bien spécifique comme celui de la Figure 13. Ce banc est<br />
constitué essentiellement d’une carte électronique à deux couches et d’un générateur de<br />
signaux burst. Le circuit sous test est monté sur la couche supérieure (Masse1) et toutes ses<br />
broches de masse sont reliées à la masse de la carte.<br />
I. chahine 36
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
Figure 13 : principe de fonctionnement de la technique de mesure [25]<br />
Le principe de fonctionnement de cette technique s’inspire essentiellement de la technique<br />
de mesure normalisée : IEC 61000-4-4 destinée à la base à l’évaluation de la susceptibilité des<br />
systèmes électroniques aux signaux burst. Les courants perturbateurs sont délivrés par un<br />
générateur de signaux burst au travers d’une pince capacitive qui contient un câble qui la<br />
relie au PCB comme l’illustre la Figure 14. L’objectif de cette pince est de maintenir une<br />
valeur constante de la capacité entre la sortie du générateur et l’entrée du PCB.<br />
Figure 14 : synoptique du dispositif de perturbation [26]<br />
La valeur du courant perturbateur Icm est augmentée constamment jusqu’à ce qu’un<br />
dysfonctionnement soit observé au niveau du circuit sous test, ou quand le niveau maximal<br />
de la source de perturbation est atteint. Le critère de défaillance est appliqué à l’une des<br />
sorties du circuit sous test. Par ailleurs, la perturbation doit être appliquée suffisamment<br />
longtemps (plus de 2 minutes) afin de mieux détecter les éventuels dysfonctionnements dans<br />
le circuit à tester. Les défaillances se manifestent généralement par un certain déphasage<br />
entre le signal nominal et perturbateur. La technique de mesure a été validée sur un<br />
microcontrôleur 8 bits, et des résultats intéressants ont été obtenus [25 -26].<br />
I. chahine 37
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
A l’instar de la technique précédente, l’expérimentation suivante s’intéresse à l’investigation<br />
de la susceptibilité des circuits intégrés aux signaux bursts en mettant en place un dispositif<br />
de mesure très sophistiqué.<br />
3.3.4. Caractérisation des circuits intégrés aux EFT/burst. Freescale, Langer<br />
EMV-Technik GmbH et Austriamicrosystems AG, Allemagne/Autriche<br />
Cette technique de mesure a été proposée par les trois compagnies comme base de<br />
standard afin de couvrir le spectre des méthodes de mesure en susceptibilité conduite. Elle<br />
repose sur le principe d’injection directe qui consiste à superposer, dans ce cas de figure, une<br />
perturbation de type burst sur la broche d’un circuit intégré. La méthode recommande<br />
l’utilisation d’une plate forme bien spécifique pour la réalisation des mesures comme le<br />
montre la Figure 15.<br />
Figure 15 : synoptique du banc de mesure [27]<br />
L’élément essentiel du banc est l’adaptateur de circuit intégré. Il est relié à un plan de<br />
connexion qui est utilisé pour alimenter le circuit et le mettre dans un mode d’opération<br />
adéquat. Au cours des mesures, la sonde est connectée au plan de masse grâce à un système<br />
d’aimantation. Ceci lui garantit un parfait plan de masse. La broche du circuit à tester est<br />
connectée à la sonde par l’intermédiaire d’une broche de contact. La sortie du circuit sous<br />
test est branchée à l’oscilloscope afin de visualiser en temps réel la réponse du circuit quand<br />
une perturbation lui est appliquée. Différents types de sondes sont utilisés lors des mesures:<br />
des sondes de courant (série 20X) ou de tension (série 30X). Ces dernières sont alimentées par<br />
un appareil bien spécifique intitulé BPS (burst power station) qui est commandé par un<br />
ordinateur afin de mieux simplifier et de maîtriser l’injection des signaux parasites dans le<br />
circuit. Par ailleurs, le principe simplifié du banc de mesure peut être schématisé par la<br />
Figure 16. Il s’agit en effet d’adopter le principe d’injection directe d’une perturbation via<br />
une capacité de couplage. La valeur de cette dernière varie selon la sonde utilisée. Pour une<br />
I. chahine 38
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
sonde de courant, sa valeur est estimée à 1.2 µF et pour une sonde de tension, elle est estimée<br />
à 18 pF. La valeur de la résistance change également selon les sondes utilisées de 1 Ω à 100 Ω.<br />
Figure 16 : principe simplifié d’injection<br />
La technique de mesure a été testée sur un simple microcontrôleur programmé de manière à<br />
ce que l’une de ses sorties change d’état logique à la fin de l’exécution du programme [27].<br />
Au moment de l’application de la perturbation et quand le niveau de cette dernière devient<br />
important, plusieurs types de défaillances ont été observés au niveau du microcontrôleur :<br />
un reset imprévu, un arrêt de l’exécution du code, un redémarrage automatique, une<br />
augmentation de l’activité interne du courant, etc.<br />
L’expérimentation suivante présente une nouvelle technique de mesure pour détecter les<br />
défauts de type Jitter dans un circuit intégré.<br />
3.3.5. Caractérisation des circuits intégrés aux signaux impulsionnels. Philips,<br />
Pays-Bas<br />
Cette méthode consiste à identifier essentiellement les anomalies de type Jitter dans les<br />
circuits intégrés. Les perturbations mises en jeu lors des mesures sont essentiellement des<br />
signaux impulsionnels de type décharge électrostatique ou burst. La stratégie adoptée par la<br />
méthode repose sur les mécanismes suivants : tout d’abord, il faut programmer le circuit<br />
sous test, ensuite il faut définir un signal de référence en sortie et lui attribuer une fenêtre<br />
d’immunité comme le montre la Figure 17. Après, il faut découper le signal de référence en<br />
plusieurs pas d’immunité. Par la suite, il faut injecter une impulsion à n’importe quelle<br />
broche du circuit. La réponse de ce dernier sera donnée en terme de variation de sa<br />
composante temporelle (jitter) [28].<br />
I. chahine 39
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
Figure 17 : stratégie adoptée par la technique d’injection<br />
L’injection de la perturbation peut avoir lieu sur différentes broches du circuit : la masse,<br />
l’alimentation, les entrées/sorties, etc. Un circuit de couplage est prévu pour chaque<br />
injection.<br />
- circuit de couplage sur la masse :<br />
La perturbation est appliquée à la résistance de 1 Ω, et par la suite à la broche de masse du<br />
circuit par l’intermédiaire d’un transformateur de couplage. L’inductance (L), qui est montée<br />
en parallèle avec la résistance 1 Ω, sert à diriger la composante continue vers la masse.<br />
Le circuit de couplage présenté sur la Figure 18 permet d’assurer un transfert stable et total<br />
de la perturbation à la broche masse sur une large bande : 500 kHz – 1 MHz.<br />
Figure 18 : schéma bloc du circuit de couplage sur la masse<br />
- circuit de couplage sur l’alimentation :<br />
Le circuit de couplage utilisé correspond bien à celui d’un té de polarisation classique (L, C).<br />
Le rôle de la capacité CAC est de bloquer l’accès du courant continu au transformateur de<br />
couplage et par conséquent au générateur de signaux burst. Les deux inductances L1 et L2<br />
montées en série ont pour mission de bloquer tout passage indésirable des signaux burst<br />
vers l’alimentation Vdd.<br />
I. chahine 40
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
Figure 19 : schéma bloc du circuit de couplage sur l’alimentation<br />
Le circuit assure un transfert total de la perturbation sur une large bande de fréquences : 500<br />
kHz – 1 GHz [28].<br />
La méthode est connue par sa bonne reproductibilité. Elle a été acceptée comme base de<br />
standard pour la caractérisation de la susceptibilité des circuits intégrés aux impulsions<br />
électromagnétiques sous la référence IEC -62215-2 NP.<br />
Le paragraphe suivant présente une méthode d’injection localisée par décharges<br />
électrostatiques.<br />
3.3.6. Caractérisation des circuits intégrés aux décharges électrostatiques.<br />
Université Missouri-Rolla, Etats-Unis<br />
Cette technique a été mise en place afin de tester la sensibilité des composants<br />
numériques complexes aux différents types de décharges électrostatiques. Elle est<br />
parfaitement adaptée à la taille des circuits intégrés.<br />
Les décharges électrostatiques sont générées grâce à une source haute tension et un TLP<br />
(Transmission Line Pulser). Le déplacement de la sonde au-dessus de la carte est contrôlé par<br />
un ordinateur (PC) moyennant un positionneur à 3 dimensions comme le montre la Figure<br />
20. Le générateur utilisé génère des impulsions quasi-rectangulaires de temps de montée de<br />
l’ordre de 200 picosecondes. La largeur de chaque raie d’impulsion est en général de<br />
quelques nanosecondes. La tension maximale qui peut être délivrée par la source haute<br />
tension est de 5000 V [29].<br />
I. chahine 41
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
Figure 20 : système de balayage 3D pour l’évaluation de l’immunité d’un composant aux ESD [29]<br />
Le système de balayage est constitué de 5 parties principales :<br />
un positionneur à 3 dimensions,<br />
un générateur de haute tension et un TLP,<br />
un banc de support pour la sonde,<br />
différentes catégories de sondes.<br />
ordinateur de contrôle.<br />
Tout d’abord le système effectue un balayage intégral de la carte électronique avec des<br />
sondes bien spécifiques afin de localiser les points les plus sensibles de la carte. Ces points<br />
peuvent être des broches de contact (PINs), des pistes, etc. Après localisation des zones<br />
sensibles, l’étape suivante consiste en l’injection directe d’impulsions avec des sondes<br />
calibrées. Par ce moyen, une cartographie de la susceptibilité du composant est extraite qui<br />
donne une idée bien précise du seuil de susceptibilité ou des zones de défaillance sur un<br />
circuit intégré ou sur une carte électronique comme le montre la Figure 21.<br />
Figure 21 : cartographie des niveaux de susceptibilité d’une carte mère [29]<br />
I. chahine 42
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
3.3.7. Caractérisation des circuits intégrés aux signaux modulés. Université de<br />
Maryland, Etats-Unis.<br />
La méthode proposée consiste à coupler une perturbation RF modulée à l’entrée<br />
d’horloge d’un circuit intégré (compteur 8 bits, en technologie AMI 0.5 µm) en utilisant le<br />
principe d’injection directe par DPI. Le banc de mesure est illustré à la Figure 22.<br />
L’originalité de ce banc par rapport à un banc DPI classique se manifeste par l’intégration de<br />
deux filtres à la sortie du coupleur. Ces filtres sont utilisés dans le but d’éliminer les<br />
éventuels effets de charge dus à l’utilisation d’un té de polarisation classique. Le premier<br />
filtre utilisé est un passe haut d’une fréquence de coupure de 500 MHz. Il sert à adapter la<br />
fréquence du signal perturbateur RF. Un second filtre passe bas d’une fréquence de coupure<br />
de 100 MHz, est utilisé pour ajuster l’enveloppe du signal RF. Deux sondes sont placées à<br />
l’entrée et à la sortie du circuit sous test pour relever les niveaux de perturbations [30]. A<br />
part cela, nous retrouvons les équipements classiques d’un banc de mesure DPI : un<br />
générateur RF, un amplificateur de puissance, un coupleur bidirectionnel, un wattmètre, etc.<br />
Figure 22 : principe du banc de mesure<br />
En fonctionnement normal, le compteur effectue son cycle de comptage en se servant de<br />
l’horloge interne du circuit intégré. Après l’application de la perturbation modulée, la sortie<br />
du circuit commence à fluctuer et des erreurs logiques apparaissent uniquement dans la<br />
bande [1 – 1,3] GHz. Les puissances incidente et réfléchie sont relevées dans le tableau ci-<br />
dessous :<br />
I. chahine 43
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
Puissance (dBm)<br />
Fréquence (GHz)<br />
1,0 1,1 1,2 1,3<br />
Puissance incidente 20,1 17,9 16,9 20,5<br />
Puissance réfléchie 13,3 13,8 6,3 15,3<br />
Puissance transmisse 16,8 15,2 14,7 16,6<br />
Coefficient de réflexion (Ѓ) 0,559 0,653 0,392 0,652<br />
Tableau 4 : résultats de mesure<br />
A partir des résultats de mesure du Tableau , nous pouvons déduire que le circuit est plus<br />
susceptible à la fréquence 1,2 GHz qu’aux autres fréquences. Puisqu’à cette fréquence nous<br />
retrouvons la plus petite valeur de puissance transmise et le coefficient de réflexion le plus<br />
faible. Cela veut dire que la moindre perturbation est capable de brouiller le fonctionnement<br />
du circuit.<br />
La dernière expérimentation présente une technique d’injection pour perturber la masse<br />
d’un circuit intégré.<br />
3.3.8. Caractérisation de la broche masse des circuits intégrés à différents<br />
types de perturbations. NEC Corp. - Japon<br />
Cette technique de mesure est inspirée essentiellement de deux techniques de mesures<br />
normalisées : la WFBC (IEC 62132-5) et la DPI (IEC 62132-3). Elle offre toutefois des<br />
avantages par rapport à ces deux méthodes conventionnelles [31].<br />
Par rapport à la WFBC :<br />
- Les mesures sont réalisées indépendamment de la distance qui sépare le circuit sous<br />
test des plans métalliques.<br />
- Elle n’est pas influencée par le design du PCB. La perturbation est injectée<br />
directement sur la broche masse du circuit et non pas sur le plan de masse comme<br />
c’est le cas avec la WFBC.<br />
Par rapport à la DPI :<br />
La méthode DPI privilégie l’injection sur le Vdd ou sur les entrées/sorties du circuit intégré.<br />
En aucun cas, elle n’aborde l’injection sur la masse.<br />
I. chahine 44
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
Figure 23 : principe d’injection de la méthode de mesure<br />
La méthode a été testée sur un circuit analogique CMOS intégré dans un régulateur de<br />
puissance, dispositif que nous retrouvons assez souvent dans les cartes électroniques des<br />
appareils téléphoniques mobiles. Une perturbation d’une fréquence de 915 MHz modulée en<br />
amplitude, avec un facteur de modulation de +/- 80% et d’une fréquence de 1 kHz est<br />
injectée dans la broche masse de ce dispositif. Généralement, l’injection d’une telle<br />
perturbation provoque un décalage (offset) dans la tension d’alimentation [32]. Cet offset<br />
doit être rectifié. La courbe ci-dessous montre la puissance de perturbation (dBm) qui<br />
correspond bien à la puissance transmise (puissance incidente moins puissance réfléchie) en<br />
fonction de la tension de correction en mV.<br />
Figure 24 : résultats de mesure qui représente la tension rectifiée en fonction de la puissance transmise<br />
[32]<br />
I. chahine 45
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
4. Conclusion<br />
Dans ce premier chapitre, nous avons abordé la problématique de la susceptibilité conduite<br />
des circuits intégrés sous tous ses aspects.<br />
Dans la première partie nous avons évoqué les principales sources de perturbations et les<br />
dangers qu’elles pouvaient représenter sur le fonctionnement des circuits intégrés. Ces<br />
sources sont classées en deux catégories : fréquentielle et temporelle afin de simplifier les<br />
éventuelles démarches de caractérisation et de modélisation dans la suite.<br />
La deuxième partie a été consacrée à l’état de l’art des méthodes de mesure en susceptibilité<br />
conduite. Cette étude nous a permis de classifier ces méthodes en trois grandes familles : les<br />
méthodes de mesure normalisées pour des signaux continus ou modulés, les méthodes de<br />
mesure normalisées en décharges électrostatiques et les méthodes non normalisées. Ces<br />
dernières regroupent les meilleures expérimentations développées dans les laboratoires de<br />
recherche universitaire et industriel en France et dans le monde.<br />
I. chahine 46
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
5. Références bibliographiques<br />
[1] F. Teche, M. Ianoz, T. Karlsson, EMC analysis methods and computational models. J.<br />
Wiley & Sons, INC. 1997<br />
[2] F. Rachidi, « introduction à la CEM, » Ecole polytechnique Fédérale de Lausanne, 2004.<br />
[3] F. Chauvet, compatibilité électromagnétique, Techniques de l’ingénieur, E 3 750, 1993.<br />
[4] G. Gay, A. Riboulot, A. Guignabel, « les perturbations électromagnétiques basses et<br />
hautes fréquences, » guide technique Schneider Electric, Juin 2000.<br />
[5] JY Fourniols, « compatibilité électromagnétique des circuits intégrés : caractérisation<br />
des interconnexions, » Département de génie électrique et informatique, INSA<br />
Toulouse.<br />
[6] G. Champiot, « présentation générale de la compatibilité électromagnétique, »<br />
Techniques de l’ingénieur, D 1 300.<br />
[7] D. Pommerenke, J. Koo, G. Muchaidze, «IC immunity investigation plan,» EMC<br />
laboratory, University of Missouri- Rolla,” internal technical report, 2005.<br />
[8] JM Poinsignon, « méthode de caractérisation cem des équipements automobiles en<br />
mode conduit : modélisation cem d’équipements,» thèse présentée à l’Université de<br />
Rouen, décembre 2003.<br />
[9] D. Baudry, « conception, validation et exploitation d’un dispositif de mesure champs<br />
électromagnétiques proches : application CEM, » thèse présentée à l’Université de<br />
Rouen, avril 2005.<br />
[10] N. Guitard « Caractérisation de défauts latents dans les circuits intégrés soumis `a des<br />
décharges électrostatiques, » <strong>Thèse</strong> présentée à l’Université de Paul Sabatier de<br />
Toulouse, 2005.<br />
[11] M. Wirthlin, E. Johnson, and N. Rollins, «The Reliability of FPGA Circuit Designs in<br />
the Presence of Radiation Induced Configuration Upset,» Annual IEEE Symposium on<br />
Field-Programmable Custom Computing Machines, 2003.<br />
[12] Armée de terre, cours en ligne :<br />
http://www.esat.terre.defense.gouv.fr/formation/cursus/cpc/doc_sic/compstrat_20<br />
02.pdf, 2002.<br />
[13] V. Pouget, « simulation expérimentale par impulsion laser ultracourtes des effets des<br />
radiations ionisantes sur les circuits intégrés, » thèse présentée à l’Université de<br />
Bordeaux 1, juillet 2000.<br />
I. chahine 47
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
[14] N. Merabtine, D. Sadaoui, M. Benslama, « contribution à l’étude du phénomène de<br />
latchup induit dans les circuits intégrés embarqués dans un environnement radiatif<br />
spatial,» Roumain journal of physics, 2007.<br />
[15] IEC 62132-3, Integrated circuits, Measurement of electromagnetic immunity, 150 KHz<br />
to 1 GHz. Part 3, Measurement of conducted immunity, Bulk current injection method,<br />
Août 2003.<br />
[16] IEC 62132-5, Measurement of electromagnetic immunity of integrated circuits in the<br />
range of 150 kHz to 1 GHz, the WBFC - IEC Standard Proposal, 62132, September 1998.<br />
[17] MD Kour, JJ Peng, HC Jiang, «ESD test methods on integrated circuits: an overview, »<br />
8 th IEEE International Conference ICECS, 2001<br />
[18] ESD association lien: www.esda.org/standards/html<br />
[19] J. Maas, D. Pratt, «A study of the repeatability of electrostatic discharge simulators,»<br />
IEEE international symposium on EMC, 1990.<br />
[20] O. Maurice, J Pigneret, « suceptibilité des composants numériques,» CEM compo, 1999.<br />
[21] O. Maurice, J Pigneret, « Digital circuit susceptibility characterization to RF and<br />
microwave disturbances,» 4 th European conference RADECS, 1997.<br />
[22] E. Lamoureux, « étude de la susceptibilité des circuits intégrés numérique aux<br />
agressions hyperfréquences, » thèse présentée à l’INSA toulouse, janvier 2006.<br />
[23] S. Bazzoli, « caractérisation et simulation de la susceptibilité des circuits intégrés faces<br />
aux risques d’inductions engendrées par des micro-ondes de forte puissance, » thèse<br />
présentée à l’Université des Sciences et Technologies de Lille 1, octobre 2005.<br />
[24] S. Bazzoli, B. Demoulin, M. Cauterman, P. Hoffmann, « Susceptibility of integrated<br />
circuits connected to wiring systems,» Conférence 2EMC Rouen, septembre 2005.<br />
[25] F. Musolino, F. Fiori, «Investigation on the susceptibility of microcontrollers to EFT<br />
interferences,» IEEE international symposium on EMC, août 2005.<br />
[26] F. Fiori, IEC 62215-2 Integrated circuits, measurement of impulse immunity, part 2: test<br />
method for the measurement of immunity of electrical fast transient, 2004.<br />
[27] B. Deutshmann, G. langer, G. Auderer, « Characterizing the immunity of integrated<br />
circuits against electrical fast transient,» EMC Compo, 2004.<br />
[28] M. Coenen, S. Bakshi, «Impulse immunity test method,» EMC Zurich, 2005.<br />
[29] k. Wang, D. Pommerenke, JM Zhang, R. Chundru, «The PCB level ESD immunity<br />
study by using 3 Dimension ESD scan system,»IEEE international symposium on EMC,<br />
2004.<br />
I. chahine 48
Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés<br />
[30] H. Wang, C. Dirik, S. Rodriguez, A. Gole, B. Jacob, « Radio frequency effects on the<br />
clock networks of digital circuits, » IEEE international symposium on EMC, 2004.<br />
[31] T. Tsukagoshi, H. Wabuka, T. Kuriyama, T. Watanabe, « LSI immunity test method by<br />
direct GND pin Injection,» IEEE international symposium on EMC, 2003.<br />
[32] Y. Hattori, et al., «Harmonic balance simulation of RF injection effect in analog circuit,»<br />
IEEE trans. on EMC, Mai 1998.<br />
I. chahine 49
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Chapitre 2<br />
Caractérisation de la susceptibilité des<br />
circuits intégrés aux perturbations<br />
électromagnétiques conduites<br />
I. chahine 50
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
1. Introduction<br />
De nos jours, la plupart des circuits intégrés sont caractérisés d’un point de vue<br />
susceptibilité aux perturbations électromagnétiques conduites. Cette caractérisation s’étale<br />
sur une bande de fréquences relativement large qui peut aller de 1 MHz jusqu’à des<br />
fréquences supérieures au gigahertz [1-3].<br />
Les perturbations électromagnétiques conduites peuvent être de natures diverses. Mais, elles<br />
sont généralement divisées en deux catégories : continues ou bien modulées et temporelles.<br />
La caractérisation de la susceptibilité passe bien évidemment par des méthodes de mesures<br />
normalisées de préférence, et ceci pour une raison primordiale liée principalement à la<br />
reproductibilité des mesures. Les concepteurs de circuits intégrés sont tenus de respecter les<br />
normes afin de limiter au maximum les perturbations provenant de l’extérieur.<br />
L’importance des méthodes de mesures est cruciale surtout quand il s’agit de mettre le<br />
composant à tester dans une situation très proche de celle rencontrée dans son<br />
environnement de fonctionnement, tout en y ajoutant la maniabilité et le confinement d’un<br />
univers de laboratoire.<br />
Dans ce chapitre nous allons exposer successivement deux méthodes de mesure que nous<br />
avons mises en place pour la caractérisation de la susceptibilité conduite des circuits intégrés<br />
aux perturbations électromagnétiques. La première méthode est dédiée à l’étude du<br />
comportement des circuits intégrés face aux signaux continus et modulés. La seconde<br />
méthode est destinée beaucoup plus à la caractérisation des circuits intégrés agressés par des<br />
décharges électrostatiques. Les deux techniques de mesures sont basées sur les standards<br />
CEM suivants : CEI 62132-4 et CEI 61000-4-2.<br />
I. chahine 51
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
2. Caractérisation de la susceptibilité des circuits intégrés aux signaux<br />
continus<br />
Différents moyens de mesure existent déjà pour la caractérisation de la susceptibilité des<br />
circuits intégrés vis-à-vis des perturbations électromagnétiques conduites [4-7]. Très souvent,<br />
ces méthodes présentent des limites quand il s’agit notamment de réaliser des mesures à des<br />
fréquences supérieures au GHz. Les problèmes qui apparaissent sont liés à des<br />
désadaptations d’impédance/réflexions et à des pertes par rayonnement. Le coût et le temps<br />
de la caractérisation augmentent considérablement et des environnements de test plus<br />
adaptés aux hyperfréquences sont nécessaires.<br />
Par ailleurs, d’autres problèmes peuvent également intervenir en basses fréquences. Dans ce<br />
cas, il s’agit de deux problèmes majeurs rarement pris en compte : la maîtrise du niveau de<br />
perturbation à l’entrée du dispositif et la variation du point de polarisation face à une série<br />
d’agressions RF.<br />
Dans cette partie, nous allons nous intéresser à ces incertitudes de mesure et proposer des<br />
méthodes pour y remédier. Pour commencer, nous allons introduire le standard CEI 62132–<br />
4, ensuite nous allons dresser un état de l’art sur les montages d’injection de puissance RF.<br />
Après nous présenterons un nouveau prototype d’injection de puissance RF et enfin nous<br />
comparerons les résultats de mesure obtenus avec plusieurs circuits d’injections pour<br />
montrer les avantages et inconvénients de chaque circuit.<br />
2.1. La méthode d’injection directe de puissance CEI 62132-4<br />
Cette norme a été proposée en 2001 et approuvée en 2004. La dernière mise à jour<br />
remonte à janvier 2006 [8]. Elle consiste à établir une base commune pour l’évaluation du<br />
niveau de susceptibilité des dispositifs à semi-conducteurs utilisés séparément ou dans des<br />
matériels fonctionnant dans un environnement soumis à des ondes électromagnétiques<br />
intempestives de nature continue ou modulée. Elle garantit un degré élevé de<br />
reproductibilité des mesures d’immunité dans une plage de fréquences relativement large<br />
s’étalant de 150 kHz à 1 GHz.<br />
Le principe de la méthode comme le montre la Figure 25 consiste à injecter directement sur<br />
la broche du composant une perturbation électromagnétique continue ou modulée via une<br />
capacité de couplage (capacité RF) dont la valeur peut varier de 1 nF à 10 nF. La perturbation<br />
est créée par un générateur de signaux RF, amplifiée par la suite par un amplificateur de<br />
puissance RF, puis passe par un coupleur directif qui permet, grâce à deux wattmètres, la<br />
I. chahine 52
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
mesure de la puissance transmise au dispositif sous test. Ce type d’agression permet<br />
d’appliquer la puissance RF (perturbation) à une ou plusieurs broches du dispositif sous test.<br />
Par ailleurs, la capacité de couplage joue également un rôle important dans le blocage du<br />
courant continu en provenance de l’alimentation DC. Quant à cette dernière, elle est protégée<br />
de la puissance RF par un réseau de découplage qui présente une impédance élevée de<br />
l’ordre de 400 Ω. Un oscilloscope peut être utilisé pour le contrôle du dispositif sous test et<br />
un ordinateur pourra éventuellement être présent pour la commande des appareils et<br />
l’acquisition des données.<br />
Figure 25 : synoptique d’un montage d’essai d’injection directe (Norme CEI 62132-4)<br />
Aujourd’hui, la plage de fréquences que couvre le standard s’échelonne de 150 kHz à 1 GHz.<br />
Cependant, avec la montée incessante des fréquences des circuits intégrés, le besoin<br />
d’évaluer leurs susceptibilités aux perturbations conduites augmente également [2] [9].<br />
Un état de l’art montre que des circuits d’injections, autres que la capacité de couplage, sont<br />
utilisés pour la caractérisation de la susceptibilité conduite d’un composant :<br />
Un té de polarisation ou « Bias tee » permet de mixer la composante continue ou basse<br />
fréquence avec un signal haute fréquence perturbateur. Ce circuit est souvent utilisé<br />
quand le circuit sous test est monté seul sur la carte de test (sans circuit de découplage<br />
sur la carte). Il remplace ainsi l’utilisation de la capacité de couplage associée au circuit<br />
de découplage de la carte comme décrit précédemment.<br />
I. chahine 53
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Un système d’injection par lignes couplées basé sur le principe de couplage par cross talk<br />
entre deux câbles bifilaires blindés ou bien entre deux pistes parallèles sur une carte de<br />
circuit imprimé au dessus d’un plan de masse.<br />
La plupart de ces systèmes souffrent d’une instabilité au niveau du gain de transfert<br />
représenté généralement par le coefficient de transmission (S21) sur toute la plage de<br />
fréquences utilisée. Il faut que ce dernier ait un comportement constant. Seul, un écart<br />
maximal de 3 dB est toléré.<br />
La norme DPI met l’accent sur l’importance de la caractérisation du montage d’injection de<br />
puissance. Il s’agit, avant toute mesure, de caractériser en paramètres S le dispositif<br />
d’injection. Le coefficient de transmission S21 doit idéalement être égal à 0 dB. Pour le<br />
moment, aucun des systèmes d’injections proposés ne garantit un total transfert de la<br />
puissance incidente au dispositif sous test.<br />
Dans la suite de ce chapitre, nous allons introduire un système d’injection innovant qui<br />
permet d’assurer une parfaite caractérisation de la susceptibilité conduite des circuits<br />
intégrés. Ce prototype d’injection répond aux exigences de la norme DPI surtout en terme de<br />
stabilité du gain de transfert. Par ailleurs, il offre un avantage déterminant pour la cohérence<br />
lors des mesures de susceptibilité, il permet de maintenir un point de polarisation constant<br />
au cours d’une agression RF. La variation de ce dernier en fonction de la puissance<br />
perturbatrice injectée est très critique et peut mener dans la plupart des cas à une<br />
modification du niveau de susceptibilité.<br />
2.2. Etat de l’art sur les montages d’injection de puissance<br />
Le premier circuit d’injection que nous allons aborder est la capacité de couplage<br />
préconisée par le standard DPI. Cette capacité représente en effet le couplage exact qui peut<br />
« surgir » entre un signal RF (perturbation) et la broche d’un circuit intégré. C’est un élément<br />
capital pour la réalisation de la mesure et il est nécessaire d’y apporter une attention toute<br />
particulière. Il est également envisageable d’ajouter une résistance pour la limitation du<br />
courant. La valeur de cette dernière peut être choisie par défaut à 0 Ω. D’autres valeurs<br />
jusqu’à 100 Ω peuvent être choisies si elles sont fonctionnellement exigées. La Figure 26<br />
illustre le principe d’injection de puissance adopté par le standard DPI sur la broche d’un<br />
circuit intégré via la capacité de couplage.<br />
I. chahine 54
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Figure 26 : principe d’injection par DPI<br />
Par ailleurs, les capacités de couplage peuvent être aussi utilisées pour effectuer une injection<br />
de puissance directe à broches multiples notamment dans les circuits électroniques avec<br />
entrées/sorties différentielles pour la transmission des données. L’injection de la<br />
perturbation se fait en mode commun sur les deux voies : directe et opposée. Cet essai ne<br />
tient donc pas compte de la différence de phases entre les deux signaux. Les caractéristiques<br />
de cette capacité telles qu’elles sont données par le standard présentent certains<br />
inconvénients qui peuvent influer d’une manière directe les résultats de mesure :<br />
Tout d’abord, son comportement fréquentiel sur la bande de fréquences utilisée. Celui-ci<br />
est variable et on a affaire à un comportement capacitif observé en basses fréquences<br />
(quelques centaines de MHz) qui se transforme en comportement inductif en hautes<br />
fréquences comme le montre la Figure 27. Ceci a des conséquences directes sur les<br />
niveaux du signal perturbateur à l’entrée du circuit sous test.<br />
Figure 27 : comportement fréquentiel de la capacité 1 nF<br />
En second lieu, sa réaction aux agressions électromagnétiques et la rapide dégradation de<br />
ses performances au cours d’une campagne de mesure. Il s’avère que ses caractéristiques<br />
I. chahine 55
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
électriques en fin de mesures sont sensiblement différentes de celles du début. Il est<br />
préconisé de la changer au début de chaque mesure pour assurer une bonne<br />
reproductibilité des résultats.<br />
Enfin, les résultats d‘études antérieures montrent que son coefficient de transmission (S21)<br />
présente d’importantes fluctuations à certaines fréquences que nous retrouvons dans les<br />
résultats de mesure de la susceptibilité [4] [10].<br />
Le second circuit d’injection que nous allons commenter est le té de polarisation ou<br />
d’appellation anglaise « bias tee». Ce circuit est utilisé comme une solution alternative pour<br />
coupler une perturbation RF à l’entrée utile d’un dispositif sous test [3]. C’est un dispositif<br />
passif à 3 ports répartis sous forme d’un T comme le montre la Figure 28.<br />
Figure 28 : schéma électrique simplifié du té de polarisation ou « bias tee »<br />
Il possède deux entrées, une composante continue et une haute fréquence, et une sortie<br />
contenant la superposition des deux signaux. Tout l’intérêt de cet élément réside dans le<br />
mélange du signal utile (polarisation DC ou trame fonctionnelle) avec la perturbation RF.<br />
C’est un montage souvent à base de capacité et d’inductance, mais il faut veiller à porter la<br />
plus grande attention au choix de cette dernière. En effet, la présence d’une résistance DC<br />
interne est néfaste au point de polarisation.<br />
Il est souvent très difficile de trouver un compromis entre la faible résistance et la valeur<br />
élevée de l’impédance totale de l’inductance préconisée par la norme.<br />
Etudions l’exemple de deux tés de polarisation : un premier ayant une inductance de 100 µH<br />
avec une résistance interne de 40 Ω et le second avec une inductance de 68 nH avec une<br />
résistance interne presque nulle. La capacité choisie est une capacité RF de valeur 1 nF<br />
conforme aux recommandations de la norme DPI.<br />
La Figure 29 représente le module de l’impédance d’entrée du té par rapport à la fréquence<br />
pour les deux inductances définies auparavant. Nous remarquons que l’inductance sans<br />
résistance interne se comporte comme une inductance sur une plage de fréquences plus<br />
I. chahine 56
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
grande que celle avec résistance interne. Cependant en basses fréquences, son impédance est<br />
de l’ordre de 10 Ω ce qui est relativement faible.<br />
Figure 29 : représentation fréquentielle de l’impédance de chacune des inductances utilisées<br />
Une mesure du coefficient de transmission S21 est essentielle pour évaluer la transparence<br />
du té. La Figure 30 illustre le gain en transmission de chacun des deux tés de polarisation.<br />
Figure 30 : coefficient de transmission des tés de polarisation en fonction de la fréquence<br />
Nous remarquons que le té de polarisation sans résistance interne présente un coefficient de<br />
transmission relativement stable (moins de 0,5 dB) sur une large bande de fréquences [1<br />
MHz – 1,5 GHz] excepté pour trois fréquences : 150 MHz, 250 MHz et 450 MHz où nous<br />
avons de forts pics de résonances. En revanche, la réponse du té de polarisation avec<br />
résistance interne est instable et inexploitable.<br />
Remarque : Si nous utilisons un té de polarisation du commerce, nous pouvons nous<br />
affranchir à priori des problèmes d’instabilité. Toutefois, l’inconvénient majeur d’un tel<br />
dispositif est son coût qui reste relativement élevé<br />
I. chahine 57
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Le troisième et dernier système d’injection est celui proposé par Sebastien Bazolli pour ses<br />
travaux de recherche sur la susceptibilité des circuits intégrés [11]. Dans ce type d’agression,<br />
l’injection se fait à l’aide d’un couplage entre une ligne perturbée et une ligne émettrice<br />
comme le montre la figure ci-dessous. Le couplage n’est pas simplement capacitif mais aussi<br />
inductif (mutuel). L’injection peut être de type courant ou tension, selon l’impédance de la<br />
charge placée en bout de ligne d’agression.<br />
Figure 31 : circuit d’injection à base de couplage entre lignes [11]<br />
Ce montage met en évidence l’impact d’une agression électromagnétique se couplant sur un<br />
PCB servant de support de communication à des circuits de complexité variable. La<br />
géométrie de la piste de couplage varie en fonction de la gamme de fréquences visée. La<br />
figure suivante montre un résultat de test d’agression effectuée sur un circuit TTL 7404N.<br />
La courbe suivante présente la puissance transmise au DUT et responsable de sa défaillance<br />
en fonction de la fréquence dans la bande [10 - 100] MHz, l’extrémité de la ligne de couplage<br />
étant court-circuitée. En comparant la courbe de susceptibilité (en bleu) à la puissance en<br />
sortie de la ligne en circuit ouvert (en pointillé) pour une puissance fixe en entrée, nous<br />
remarquons une faible susceptibilité aux fréquences de résonances et une forte susceptibilité<br />
aux fréquences d’antirésonances.<br />
Figure 32 : susceptibilité d’un inverseur 7404N connecté à une ligne de 3 m [11]<br />
I. chahine 58
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
L’inconvénient majeur de ce système est que pour chaque fréquence, il faut l’ajuster pour<br />
avoir le maximum de couplage et pouvoir acheminer le maximum de puissance<br />
perturbatrice à l’entrée du circuit. Dans le cas contraire, avec une seule longueur aux<br />
fréquences d’antirésonances il nous faut considérablement augmenter la puissance<br />
perturbatrice afin de provoquer un dysfonctionnement.<br />
Face aux problématiques précédentes : stabilité du coefficient de transmission sur toute la<br />
plage de fréquences et la maîtrise du point de polarisation au moment de l’agression,<br />
l’équipe de recherche sur l’immunité des composants à l’IRSEEM a mis en place un<br />
prototype d’injection innovant pour remplir les deux fonctions recherchées, à savoir :<br />
Maîtrise du niveau de perturbation ;<br />
Maîtrise du point de polarisation.<br />
2.3. Le prototype d’injection intitulé « Gallenne »<br />
Ce prototype est proposé comme une solution alternative aux systèmes d’injections<br />
décrits précédemment [12]. Il est basé sur un principe de fonctionnement très simple qui est<br />
celui de la superposition d’une onde RF avec un signal BF ou DC par le biais d’un câble<br />
coaxial semi-rigide. En effet, dans ce dernier, la tension peut être mesurée en tout point entre<br />
l’âme centrale et le blindage. La solution retenue consiste à appliquer une puissance (une<br />
tension) perturbatrice sur l’âme du câble (en entrée) et la tension de polarisation ou le signal<br />
BF sur le blindage. Le blindage doit bien entendu être référencé à la masse pour les<br />
fréquences perturbatrices par l’intermédiaire d’une ou deux capacités montées en parallèle<br />
de valeurs respectives : 1 μF et 10 nF. A l’autre extrémité du câble (sortie), la superposition<br />
entre les deux signaux (RF et BF/DC) peut être effectuée d’une manière exemplaire avec un<br />
déphasage de 180° par rapport au signal d’entrée.<br />
Le schéma bloc du prototype d’injection est donné par la Figure 33. Le prototype tel qu’il est<br />
conçu et réalisé assure une très bonne isolation entre la perturbation (RF) et le signal utile<br />
(BF/DC) ainsi qu’une excellente conductivité à travers le blindage.<br />
I. chahine 59
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Figure 33 : schéma bloc du prototype d’injection<br />
Un câble coaxial semi-rigide de résistance linéique quasi négligeable est utilisé pour la<br />
fabrication du prototype. Ce câble possède plusieurs propriétés physiques importantes : une<br />
faible atténuation vis-à-vis de la fréquence et un diélectrique bien adéquat le (PTFE). Ce<br />
dernier a été convenablement choisi grâce à ses caractéristiques liées notamment à<br />
l’amélioration des pertes d’insertion dans le câble, la stabilité de la phase électrique et la<br />
maîtrise de la température.<br />
La Figure 34 montre une photo du prototype d’injection. La longueur du câble est de 15 cm<br />
environ. Cette dernière est choisie sans aucune contrainte physique. D’autres prototypes de<br />
longueurs différentes sont réalisés et aucune différence au niveau des résultats de mesure n’a<br />
été recensée.<br />
Figure 34 : photo du prototype d’injection « Gallenne »<br />
Par ailleurs, une mesure des paramètres S du prototype d’injection à l’aide d’un analyseur de<br />
réseaux adapté sur ses deux ports 1,2 révèle une excellente stabilité de ces paramètres<br />
notamment le coefficient de transmission (S21) et le coefficient de réflexion (S11) comme le<br />
montrent les Figure 35 et Figure 36.<br />
I. chahine 60
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Figure 35 : coefficient de réflexion S11 en<br />
fonction de la fréquence<br />
Figure 36 : coefficient de transmission S21 en<br />
fonction de la fréquence<br />
Le coefficient S21 paraît stable sur toute la bande de fréquences, à l’exception d’une légère<br />
résonance à 1400 MHz.<br />
Les pertes du câble peuvent être à l’origine de cette dégradation quand nous montons en<br />
fréquence. Par rapport aux données du constructeur, l’atténuation du câble varie bien<br />
évidemment en fonction de la fréquence. Ces variations sont données par le Tableau 5. A ces<br />
pertes, nous ajoutons les pertes dues aux connecteurs SMA qui peuvent être estimées<br />
approximativement à 0.2 dB pour chaque connecteur.<br />
Fréquence [MHz] Atténuation [dB]<br />
500 0,39<br />
1000 0,56<br />
5000 1,38<br />
Tableau 5 : Variation de l’atténuation du câble semi rigide en fonction de la fréquence<br />
Enfin, le prototype d’injection proposé semble être une meilleure solution pour alimenter un<br />
dispositif sous test puisqu’il est large bande et présente une résistance linéique quasiment<br />
nulle.<br />
2.3.1. Variation du point de polarisation<br />
Un point de polarisation est une tension continue qui, appliquée à un dispositif, lui<br />
permet de fonctionner d’une manière donnée [13].<br />
La stabilité du point de polarisation est un élément crucial dans la mesure de la susceptibilité<br />
des circuits intégrés. Elle dépend de plusieurs paramètres dont notamment l’amplitude de la<br />
perturbation ainsi que l’effet résistif que peut présenter un système d’injection.<br />
Afin de mieux examiner ce problème, nous avons mis en place le plateau de mesure de la<br />
I. chahine 61
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Figure 37. Il s’agit de mesurer entre autres la tension de polarisation à l’entrée d’un inverseur<br />
CMOS en fonction de la puissance incidente.<br />
Figure 37 : expérimentation pour identifier la stabilité du point de polarisation<br />
Théoriquement, la valeur de la tension ne doit pas changer quelque soit le niveau de la<br />
puissance incidente injectée. Nous avons effectué deux campagnes de mesures avec des<br />
systèmes d’injections différents : un té de polarisation à forte valeur résistive précédemment<br />
présenté et le prototype d’injection. A partir de la courbe de la Figure 38, nous remarquons<br />
nettement que la tension d’entrée avec un té de polarisation, censé être stable, varie<br />
exponentiellement en fonction de la puissance. Tandis qu’avec le système d’injection, cette<br />
dernière demeure stable malgré les forts niveaux de puissance injectés en entrée.<br />
Figure 38 : variation du point de polarisation en fonction de la puissance incidente<br />
2.4. Banc d’agression en mode conduit<br />
Ce banc de mesure a été mis en place à l’IRSEEM, <strong>ESIGELEC</strong>. Il repose entièrement sur le<br />
principe de la méthode d’injection directe de puissance RF décrite précédemment [14-15].<br />
I. chahine 62
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Moyennant une légère différence au niveau du montage d’injection, le principe général est<br />
pratiquement le même. Le but primordial de ce dernier est bien évidemment la maîtrise<br />
absolue du niveau de perturbation RF transmise à l’entrée du dispositif sous test.<br />
L’exactitude des mesures de susceptibilité est cruciale, plus particulièrement, quand nous<br />
cherchons à construire un modèle de susceptibilité efficace qu’il soit de nature fonctionnelle<br />
ou comportementale.<br />
Les signaux RF générés sont notamment des signaux à onde continue ou CW. Il est<br />
également possible de produire des signaux modulés en amplitude AM selon les<br />
préconisations de la norme : signal modulé en (AM) avec un modulant de fréquence 1 kHz et<br />
un indice de modulation de 80% [8].<br />
La Figure 39 présente l’ensemble des appareils de mesure et de contrôle mis en œuvre lors<br />
des tests de susceptibilité conduite.<br />
Figure 39 : synoptique du banc d’injection directe de l’IRSEEM/<strong>ESIGELEC</strong><br />
Le banc de mesure peut être divisé en trois grandes parties : la première partie correspond à<br />
la génération de la perturbation RF, elle est constituée des équipements suivants :<br />
- un générateur RF (E4422B) capable de générer une forme d’onde représentative du<br />
signal d’agression. Une puissance de sortie maximale de 15 dBm et une bande de<br />
fréquences de : 250 kHz - 4 GHz.<br />
- un amplificateur de puissance RF (Amplifier Research EMV Model 10W1000C) pour<br />
amplifier dans la mesure du possible le signal RF. Le gain maximal assuré : 40 dB,<br />
I. chahine 63<br />
PCB
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
une bande de fréquences de 0,5 MHz – 1 GHz, le niveau de puissance maximum en<br />
entrée est de 1dBm, une impédance d’entrée/sortie de 50 Ω ;<br />
- un coupleur bi directif (Amplifier Research) 0,1 MHz – 1 GHz. Atténuation de -40 dB<br />
sur les voies incidentes et réfléchies.<br />
- un wattmètre (Rhodes & Schwartz) avec une sonde intégrée (NRP+Z11) pour la<br />
mesure de la puissance directe. Caractéristiques : -67 dBm … +23 dBm, bande de<br />
fréquences [10 MHz – 8 GHz].<br />
- une alimentation stable (AL936) pour délivrer le niveau de tension nécessaire à<br />
l’alimentation du circuit.<br />
- Le prototype d’injection 1 MHz – 1 GHz pour mélanger la composante continue au<br />
signal perturbateur RF. Dans ce cas de figure une tension de 5 V issue d’une<br />
alimentation continue stable.<br />
- Les connecteurs ainsi que les câbles coaxiaux.<br />
La seconde partie concerne la génération de signaux fonctionnels, et est associée à un ou<br />
plusieurs générateurs de signaux basse fréquence. A titre d’exemple, nous citons le signal<br />
d’entrée rectangulaire à l’entrée d’un inverseur. Le générateur utilisé (HP33220A) couvre<br />
une bande de fréquences allant de 1 Hz à 20 MHz. Il est capable de délivrer différents types<br />
de signaux (sinusoïdal, rectangulaire, triangulaire, etc.). L’objectif est de placer le dispositif<br />
sous test dans les mêmes conditions que celles qui peuvent être rencontrées dans le cadre<br />
d’une application donnée.<br />
La troisième et dernière partie est liée au contrôle en temps réel du comportement du circuit<br />
sous test. Elle est constituée d’un oscilloscope (MSO6104A) 4 voies large bande [1 MHz – 1<br />
GHz], fréquence d’échantillonnage 4 Gsa/s, associé à une carte d’acquisition GPIB-USB.<br />
Par rapport aux données du constructeur, le gain de l’amplificateur de puissance n’est pas<br />
linéaire sur toute la bande de fréquences [1 MHz – 1 GHz]. Pour remédier à ce problème,<br />
nous avons mis en place au niveau du programme gérant la commande et l’acquisition des<br />
données des différents équipements une boucle d’asservissement. L’objectif est de corriger<br />
après chaque lecture au wattmètre la puissance délivrée par le générateur RF. Dans ce cas, la<br />
puissance incidente à la sortie du coupleur augmente constamment par palier en fonction de<br />
la fréquence<br />
I. chahine 64
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Figure 40 : algorithme de correction de la puissance incidente<br />
Ces tests sont basés sur l’application de l’algorithme de la méthode d’injection de puissance<br />
DPI définie précédemment. Cet algorithme s’appuie sur un double balayage : en fréquence et<br />
en amplitude comme l’illustre la Figure 41.<br />
Figure 41 : algorithme DPI<br />
Pour une fréquence donnée, la puissance d’injection est augmentée afin d’atteindre un<br />
niveau critique qui provoque la défaillance du circuit sous test. Cette défaillance est<br />
visualisée en temps réel sur une ou plusieurs sorties du circuit intégré sous test sur l’écran de<br />
I. chahine 65
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
l’oscilloscope et également sur celui de l’ordinateur. La défaillance est relative au<br />
fonctionnement de chaque circuit. Certains circuits sont plus robustes que d’autres et par<br />
conséquent le critère de défaillance peut être ajusté. Cette défaillance est principalement liée<br />
aux marges de bruit.<br />
Pour nos mesures, nous avons opté pour le critère de susceptibilité communément appliqué<br />
par les utilisateurs de la norme d’injection directe DPI [4]. Ce dernier consiste à représenter<br />
la puissance transmise nécessaire pour que la tension de sortie du circuit sous test sorte d’un<br />
gabarit en tension arbitrairement fixé à +/- 20%, +/- 30% et +/- 40% de Vdd (δV) pour les<br />
tests avec un signal utile continu en entrée. À ce critère est ajoutée une contrainte temporelle<br />
selon laquelle l’erreur est effective si le signal de sortie sort d’un gabarit fixé à +/-10 %<br />
autour du signal nominal (δT) (sans agression). Enfin, Il est à rappeler que la puissance<br />
transmise au dispositif dans notre cas correspond bien à la puissance incidente et non pas à<br />
celle résultante de la différence entre la puissance incidente et réfléchie.<br />
Figure 42 : définition du critère de susceptibilité<br />
Le banc de test est entièrement automatisé grâce à un logiciel développé au sein même du<br />
laboratoire sous le langage de programmation LabWindows CVI. Ce logiciel assure la<br />
commande de la plupart des instruments de mesure tels que : le générateur RF associé à<br />
l’amplificateur de puissance, le wattmètre, le générateur de signaux fonctionnels et<br />
l’oscilloscope. Il fait également de l’acquisition et du traitement des données en provenance<br />
de l’oscilloscope [14].<br />
La Figure 43 montre une copie d’écran de l’interface graphique. Cette dernière est divisée en<br />
plusieurs parties qui permettent de définir les paramètres de mesure, le type et l’endroit<br />
d’injection, le critère de susceptibilité, et d’autres options sur lesquelles nous reviendrons<br />
dans la suite de ce paragraphe. Tout d’abord nous commençons par la partie configuration<br />
I. chahine 66
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
située au fond à droite de l’écran et qui correspond bien entendu à la configuration des<br />
appareils de mesure. Il suffit d’appuyer sur le bouton correspondant à l’appareil de mesure à<br />
paramétrer, et une boite de dialogue s’affiche sur laquelle vous pouvez configurer l’appareil<br />
de mesure en question selon les paramètres de votre choix : bande de fréquences, niveau de<br />
puissance, forme d’onde, etc. Ensuite, la deuxième partie est celle du choix de l’injection de<br />
la perturbation. Par exemple, s’il s’agit d’une perturbation sur l’alimentation (Vdd) ou bien<br />
sur l’entrée (input). Une commande est spécialement destinée à cet objectif. Il est également<br />
possible de choisir le critère de susceptibilité, à savoir un critère numérique défini en<br />
fonction du niveau de tension à la sortie du dispositif sous test quand ce dernier n’est pas<br />
perturbé.<br />
L’interface est équipée d’une option « SAMP » qui consiste à partir des valeurs max et min<br />
du niveau de la perturbation en sortie de reconstruire le signal échantillonné sur 9, 17, 33, …<br />
points. Cette option est d’une importance capitale surtout pour la partie modélisation qu’on<br />
va développer dans le chapitre 3 de ce manuscrit. L’algorithme de la correction de la<br />
puissance incidente évoqué précédemment et celui de la correction du facteur d’atténuation<br />
de l’oscilloscope qui va suivre sont implémentés également dans cette interface.<br />
La dernière partie concerne l’acquisition et le traitement des données. Nous retransmettons<br />
sur l’écran de l’ordinateur la courbe visualisée à l’oscilloscope. Nous pouvons affiner cet<br />
affichage en représentant sur deux écrans séparés le niveau de perturbation en sortie autour<br />
du niveau haut et celui autour du niveau bas. Cette courbe peut représenter n’importe quelle<br />
sortie opérationnelle du circuit intégré sous test. Par conséquent, le point de défaillance est<br />
déterminé à l’aide du gabarit à définir dans le paragraphe précédent. D’autre part, nous<br />
pouvons suivre la variation de l’état de ces sorties en fonction de la puissance de<br />
perturbation. Un bouton de mise en garde sert à alerter quand il y a un dépassement du<br />
niveau du signal de sortie par rapport au critère de décision choisi. Les valeurs critiques de<br />
puissance et de fréquence seront stockées dans des fichiers qui permettent par la suite<br />
d’extraire automatiquement la courbe de susceptibilité.<br />
I. chahine 67
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Figure 43 : copie d’écran de l’interface graphique<br />
Les points forts que nous pouvons retenir de l’interface sont les suivants :<br />
Plus de précision grâce à des acquisitions multiples de l’écran de l’oscilloscope ;<br />
rapidité et répétitivité des mesures avec plus de points de mesure ;<br />
une facilité d’utilisation et de mise en place.<br />
2.5. Validation du banc de mesure : mesure de la susceptibilité de circuits<br />
intégrés de familles logiques et technologies différentes<br />
Dans ce paragraphe nous allons présenter les principaux résultats de mesures pour<br />
différentes familles logiques de circuits intégrés. Les circuits testés sont essentiellement des<br />
circuits simples. Nous citons à titre d’exemple : un compteur binaire 4 bits (technologie TTL)<br />
ou bien un simple inverseur (technologie CMOS).<br />
Dans les deux cas de figure, l’injection de la perturbation RF se fait sur la broche<br />
d’alimentation Vdd. Cette broche est réputée pour être l’une des broches les plus sensibles<br />
aux perturbations électromagnétiques conduites dans un circuit intégré [10]. Toutefois,<br />
l’hypothèse d’une injection sur les entrées/sorties, la masse, l’horloge, etc. ne sera pas<br />
écartée.<br />
I. chahine 68
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
2.5.1. Mesures préliminaires<br />
Afin de s’assurer de la fiabilité des équipements de mesure, notamment l’oscilloscope,<br />
sur l’intégralité de la bande de fréquence définie par le standard DPI, nous avons effectué<br />
une série de mesures préliminaires. La première campagne de mesures a été réalisée en<br />
connectant directement la sortie 50 Ω du générateur de signaux RF à l’entrée 50 Ω de<br />
l’oscilloscope via un câble coaxial type SMA long de 50 cm. En d’autres termes, pour une<br />
amplitude constante à la sortie du générateur RF, nous avons fait évoluer par palier la<br />
fréquence du signal RF (pas de 25 MHz) afin de couvrir toute la bande de fréquences<br />
disponible. Les résultats de cette mesure sont représentés sur la Figure 44.<br />
Figure 44 : fonction de transfert de l’oscilloscope (entrée 50 Ω)<br />
Le niveau de tension à l’oscilloscope est quasi–constant sur une large partie de la bande<br />
passante. Nous remarquons toutefois une légère atténuation de 0,2 V approximativement<br />
quand nous approchons de 1 GHz.<br />
Pour se placer dans les mêmes conditions de mesures de susceptibilité, nous avons remplacé<br />
l’entrée 50 Ω de l’oscilloscope par une entrée haute impédance 1 MΩ. Les résultats de mesure<br />
obtenus sont nettement différents de ceux obtenus avec une entrée adaptée comme le montre<br />
la Figure 45.<br />
I. chahine 69
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Figure 45 : fonction de transfert de l’oscilloscope (entrée 1 MΩ)<br />
Nous remarquons qu’à partir de 200 MHz, les pertes deviennent considérables et nous<br />
perdons 2 dB approximativement sur toute la bande de fréquences. Pour corriger ce défaut,<br />
nous avons introduit un coefficient correcteur qui est défini comme étant l’inverse en linéaire<br />
de la fonction de transfert. La courbe résultante est donnée par la Figure 46. Elle va servir à<br />
compenser les atténuations engendrées par la réponse de l’oscilloscope ainsi que les câbles<br />
de connexions. Comme la lecture de l’écran de l’oscilloscope se fait simultanément sur<br />
ordinateur, cela peut nous faciliter les tâches. La courbe correctrice ci-dessous est intégrée<br />
sous forme d’une équation mathématique basée sur une simple approche polynomiale dans<br />
l’algorithme d’acquisition. Et, par conséquent, les données acquises de l’oscilloscope seront<br />
ajustées pour chaque fréquence.<br />
Figure 46 : coefficient correcteur de la bande passante de l’oscilloscope<br />
I. chahine 70
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
2.5.2. Caractérisation du prototype d’injection<br />
L’expérimentation ci-dessous a pour vocation de contrôler l’injection de la perturbation<br />
RF dans toutes les étapes de la chaîne de mesure DPI et plus particulièrement à l’entrée et à<br />
la sortie de l’injecteur.<br />
Figure 47 : caractérisation du prototype d’injection<br />
La courbe de la Figure 48 représente une comparaison du niveau de tension à l’oscilloscope<br />
en fonction de la fréquence pour une puissance incidente stable de 5dBm dans les cas de<br />
figures suivants :<br />
Le générateur RF est connecté directement à l’entrée 50 Ω de l’oscilloscope (déjà<br />
présenté Cf. 2.6) ;<br />
La sortie du coupleur après asservissement à son entrée est connectée à l’entrée 50 Ω<br />
de l’oscilloscope ;<br />
La sortie de l’injecteur précédée de l’étape d’asservissement est connectée à l’entrée<br />
50 Ω de l’oscilloscope.<br />
Figure 48 : caractérisation du prototype d’injection pour une entrée 50Ω de l’oscilloscope<br />
I. chahine 71
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Nous remarquons que les trois courbes se superposent parfaitement à l’exception d’une<br />
légère atténuation induite par l’injecteur à la fréquence de 250 MHz mais qui reste tout de<br />
même insignifiante.<br />
L’entrée 50 Ω de l’oscilloscope est remplacée par une entrée haute impédance équivalente à<br />
1 MΩ plus proche du cas réel que nous rencontrons en mesure. Les résultats obtenus sont<br />
très encourageants sur quasiment toute la bande de fréquences mis à part pour les basses<br />
fréquences (< 25 MHz) où nous avons un certain écart entre la réponse du système<br />
d’injection et la réponse expérimentale souhaitée.<br />
Figure 49 : caractérisation du prototype d’injection pour une entrée 1 MΩ de l’oscilloscope<br />
Ces résultats nous permettent d’avoir un avis favorable quant à la transparence de la réponse<br />
du système d’injection vis-à-vis des perturbations RF injectées. Ce dernier se comporte<br />
comme un circuit passif, sans pertes. Par ailleurs, il nous renseigne précisément sur la<br />
puissance incidente transférée au dispositif sous test.<br />
2.5.3. Description du premier circuit de test<br />
Afin de mieux se familiariser avec les tests d’immunité conduite, nous avons développé<br />
une première carte électronique à base d’un circuit intégré simple comme le montre la Figure<br />
50 : un compteur binaire 4 bits (SN74LS163A), cycle de comptage (0 à 15). Ce dernier est<br />
fabriqué en technologie TTL et il opère sous une alimentation stable de 5 V. Par ailleurs, son<br />
cycle de comptage a été réduit à 9 afin d’utiliser un seul afficheur sur la carte. Les<br />
composants électroniques présents sur la carte sont les suivants :<br />
- Une porte logique NAND (réf : SN74SL00) pour contrôler le cycle de comptage.<br />
- Un driver (réf. : SN74LS47N) comme interface entre les 4 sorties du compteur (A, B,<br />
C, D) et l’afficheur.<br />
I. chahine 72
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
- Un afficheur numérique 7 segments.<br />
- Des composants passifs additionnels : une capacité, des résistances pour la limitation<br />
de courant, etc.<br />
Figure 50 : carte de test à base d’un compteur binaire 4 bits<br />
Chaque mesure de susceptibilité prend toute sa signification à partir du moment où un<br />
critère de susceptibilité est défini. Pour ce type de carte, nous avons utilisé un critère de<br />
susceptibilité simple et usuel basé sur le principe de l’observation du bon fonctionnement<br />
d’un composant face à une série d’agressions RF.<br />
En l’absence d’une perturbation externe, le circuit effectue un cycle de comptage complet<br />
c’est-à-dire qu’il compte de 0 à 9, ensuite il reboucle à 0. En présence d’une perturbation, et<br />
lorsque le niveau de cette dernière devient critique, nous remarquons un dysfonctionnement<br />
dans le cycle de comptage, par exemple le circuit n’est plus capable d’achever son cycle, ou<br />
bien il compte d’une manière aléatoire, etc. Dans ce cas de figure, nous retenons la dernière<br />
valeur de la puissance de perturbation responsable de cette défaillance, ensuite nous<br />
incrémentons la fréquence.<br />
Figure 51 : courbe de susceptibilité basée sur un critère d’observation<br />
I. chahine 73
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
La courbe de la Figure 51 montre que le circuit présente des zones de susceptibilité plus<br />
importantes que d’autres en fonction de la fréquence. Pour des fréquences proches de 80<br />
MHz, le circuit présente une forte susceptibilité, et la moindre perturbation dans cette<br />
gamme de fréquences est capable de provoquer un dysfonctionnement.<br />
On notera que ce type de mesure a principalement deux contraintes, qui sont le temps de<br />
mesure et l’observation continue de l’état du composant.<br />
2.5.4. Description du second circuit de test<br />
La deuxième carte que nous avons conçue est basée sur un circuit intégré simple : une<br />
porte inverseuse de Texas Instruments (Réf. : SN74AHC1GU04). La particularité de ce circuit<br />
par rapport à d’autres circuits du commerce ou bien de sa famille logique est qu’il comporte<br />
une seule porte logique. Cette dernière se caractérise par ses performances en termes de<br />
tension, de courant, de temps de propagation et de seuil de commutation. La plage<br />
d’alimentation du circuit varie de 2 à 5,5 V. A partir de cette information, il est possible de<br />
faire une estimation de la génération technologique du circuit ainsi que d’autres données qui<br />
en découlent : épaisseur de l’oxyde de grille, tension de seuil des diodes de protections, etc.<br />
Toutefois, ces données restent peu précises et leurs véritables valeurs sont tenues<br />
confidentielles par le constructeur.<br />
Le choix de ce composant a aussi été dicté par la présence sur le site du constructeur des<br />
fichiers IBIS et HSPICE du composant, deux éléments clés pour toute éventuelle approche de<br />
modélisation.<br />
Comme nous le voyons sur la Figure 52, les pistes reliant les différentes broches du circuit<br />
avec l’environnement de test sont adaptées à 50 Ω ce qui nous permet de garantir une haute<br />
précision des mesures aux fréquences supérieures (quelques centaines de MHz).<br />
Figure 52 : carte de test à base d’un inverseur<br />
I. chahine 74
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Afin d’évaluer la susceptibilité de ce circuit, nous avons effectué une série d’injections de<br />
signaux RF sur la broche d’alimentation Vdd ainsi que sur l’entrée E. Dans les deux cas de<br />
figures, la réponse du circuit face à la perturbation est observée sur la sortie S auquel un<br />
critère de susceptibilité est appliqué.<br />
2.5.4.1. Injection sur l’alimentation<br />
Les courbes ci-dessous montrent la susceptibilité du circuit sous test à différents critères<br />
de tolérance (+/- 20%, +/- 30% et +/- 40%) pour une agression sur la broche d’alimentation<br />
Vdd. La fréquence du signal logique de l’entrée est fixée à un 1 kHz.<br />
Figure 53 : niveaux de susceptibilité pour une injection sur l’alimentation Vdd (5V) – plusieurs<br />
critères (+/- 20%, +/- 30% et +/- 40%)<br />
A partir des résultats, nous pouvons constater une cohérence des profils pour les différents<br />
critères et une précision supérieure des courbes de susceptibilité grâce au nombre de points<br />
de mesure choisis. Nous remarquons également que plus le critère est tolérant, meilleure est<br />
l’immunité du circuit ce qui est évident.<br />
Les circuits logiques modernes en technologie CMOS sont caractérisés par des tensions<br />
d’alimentations de plus en plus faibles. La baisse constante de cette tension d’alimentation,<br />
rend par conséquent ces circuits de plus en plus susceptibles. Par ailleurs, cette baisse<br />
s’accompagne par une marge de bruit de plus en plus faible, ce qui signifie qu’un signal<br />
perturbateur de très faible niveau est capable de perturber le fonctionnement nominal du<br />
composant.<br />
L’objectif de la campagne de mesure ci-dessous est de mettre en évidence cette théorie. Nous<br />
avons fait varier la tension d’alimentation du circuit sous test sur toute la plage<br />
d’alimentation tolérable par le constructeur à savoir (2 V à 5,5 V) pour une série d’agressions<br />
sur la broche d’alimentation Vdd. Le critère de susceptibilité choisi étant le même, c’est-à-<br />
I. chahine 75
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
dire dès que le niveau de la perturbation en sortie dépasse les +/- 30% de la valeur nominale<br />
de la tension, le composant est considéré comme défaillant.<br />
Les résultats de mesures sont donnés par la Figure 54. Nous remarquons nettement que la<br />
susceptibilité augmente quand la tension d’alimentation diminue, ce qui rejoint bien la<br />
théorie exposée précédemment.<br />
Figure 54 : variation de la tension d’alimentation Vdd (5,5 V; 5,0 V ; 3,3 V ; 2,5 V) pour un critère de<br />
susceptibilité de +/- 30% en sortie<br />
Afin d’investiguer l’influence d’autres paramètres sur la susceptibilité du circuit, nous avons<br />
fait varier la fréquence du signal d’entrée par décade. Sa valeur est fixée à 1 kHz dans les<br />
précédentes mesures.<br />
Figure 55 : variation de la fréquence du signal d’entrée (1kHz, 100 kHz, 1MHz) pour un critère de<br />
susceptibilité de +/-30% en sortie (tension d’alimentation à 5 V)<br />
La Figure 55 montre le niveau de susceptibilité du circuit pour un critère de +/- 30% pour<br />
une série d’agression sur le Vdd. Nous constatons que la susceptibilité du circuit ne change<br />
pas considérablement en fonction de la fréquence du signal d’entrée, contrairement à la<br />
I. chahine 76
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
variation de la tension d’alimentation, où nous avons remarqué des écarts très importants (><br />
2 dB) entre les niveaux.<br />
2.5.4.2. Injection sur l’entrée<br />
Le processus d’injection sur l’entrée du circuit diffère légèrement de celui sur<br />
l’alimentation. La perturbation est couplée au signal d’entrée de fréquence 1 kHz grâce au<br />
prototype d’injection, alors que la broche d’alimentation Vdd est reliée directement à une<br />
tension d’alimentation stable (5 V).<br />
Figure 56 : courbes de susceptibilité pour une injection sur l’entrée E – plusieurs critères (+/- 20%,<br />
+/- 30% et +/- 40%)<br />
La Figure 56 montre les niveaux de susceptibilité en sortie du circuit sous test pour différents<br />
critères de décision. L’écart entre les courbes n’est pas considérable comme c’est le cas pour<br />
l’injection sur l’alimentation.<br />
Avant de conclure sur cette partie, nous allons présenter les résultats de mesure de<br />
susceptibilité obtenus avec plusieurs systèmes d’injection. Ces niveaux de susceptibilité sont<br />
tracés pour un même critère de décision (+/- 25% du niveau de tension en sortie) et dans le<br />
cas d’une injection d’une perturbation RF sur la broche de l’alimentation Vdd. Outre le<br />
prototype d’injection, nous avons utilisé lors des campagnes de mesures les deux tés de<br />
polarisations présentés précédemment dans ce chapitre. La Figure 57 dévoile un résultat très<br />
intéressant : Aux mêmes fréquences de résonances du coefficient de transmission (S21) des<br />
deux tés de polarisation, nous retrouvons des pics d’antirésonances dans la courbe de<br />
susceptibilité (Cf. Figure 30). Tandis qu’avec le prototype d’injection, nous ne retrouvons pas<br />
ces phénomènes là. Et par conséquent, le niveau de susceptibilité présenté reflète<br />
parfaitement la susceptibilité du circuit.<br />
I. chahine 77
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Figure 57 : comparaison du niveau de susceptibilité obtenu avec plusieurs systèmes d’injection<br />
Dans cette partie, nous avons mis l’accent sur les erreurs qui peuvent apparaître lors<br />
d’une campagne de mesure de susceptibilité et nous y avons apporté les solutions<br />
adéquates. A partir d’une caractérisation très poussée des équipements du banc de mesure<br />
DPI, notamment les circuits d’injection, nous avons pu mettre en place une solution<br />
alternative qui s’est traduite par l’invention d’un nouveau prototype d’injection. Ensuite,<br />
nous avons apporté des améliorations sur la méthode de lecture et d’acquisition des données<br />
de mesure en développant un outil logiciel qui prend en compte plusieurs fonctions, par<br />
exemple, la correction des mesures.<br />
Par ailleurs, nous avons examiné le problème de la susceptibilité des circuits intégrés plus en<br />
détails en identifiant les effets d’autres éléments comme la variation de la tension<br />
d’alimentation, la variation de la fréquence du signal d’entrée.<br />
I. chahine 78
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
3. Caractérisation de la susceptibilité des circuits intégrés aux<br />
décharges électrostatiques<br />
Dans cette partie, nous allons exposer une nouvelle méthodologie pour la caractérisation<br />
des circuits intégrés soumis à des perturbations électromagnétiques de type décharges<br />
électrostatiques. A l’instar du standard DPI décrit précédemment, cette approche est basée<br />
également sur le principe d’injection directe de perturbations. Avant de détailler le principe<br />
de mesure, nous allons commencer par une mise au point sur les standards de mesure en<br />
immunité aux décharges électrostatiques (ESD).<br />
3.1. Mise au point sur les tests d’immunité en ESD<br />
Une large variété de « scénarios» sur les tests ESD est employée comme base pour des<br />
standards [16-17]. Cependant, il est très important de distinguer la différence qui existe entre<br />
les tests ESD réalisés à l’échelle du système de ceux réalisés à l’échelle du composant.<br />
Comme nous l’avons évoqué dans le premier chapitre de ce manuscrit, plusieurs normes<br />
dédiées à la quantification des problèmes de décharges électrostatiques existent déjà.<br />
Les fabricants des circuits intégrés fournissent généralement avec leurs produits des détails<br />
techniques sur les tests ESD. Cependant, dans la plupart des cas, ces informations sont<br />
basées sur des tests effectués au niveau du composant (HBM, MM et CDM) et non pas au<br />
niveau du système [18]. Ce qui crée une confusion chez l’utilisateur.<br />
De plus la plupart des tests ESD effectués au niveau du circuit intégré ne prennent pas en<br />
compte les erreurs logicielles (changement d’état logique, reset imprévu, etc.) contrairement<br />
aux tests effectués au niveau du système qui eux sont appliqués sur le système quand il est<br />
en fonctionnement [19-20].<br />
Les tests menés lors de cette étude permettent la détection d’erreurs logicielles d’un circuit<br />
intégré soumis à des décharges électrostatiques de différentes formes d’ondes (différents<br />
temps de montée, différentes amplitudes, différentes largeurs, .etc.). Pour cette raison nous<br />
avons utilisé les moyens de tests du laboratoire CEM de l’université du Missouri Rolla afin<br />
de générer ces impulsions.<br />
3.1.1. Le générateur ESD<br />
Un générateur ESD idéal doit avoir comme mission de reproduire fidèlement une<br />
décharge électrostatique générée par un corps humain en termes de valeurs de tension et de<br />
courant [21-24]. Néanmoins, il s’avère que ce n’est pas toujours le cas pour un grand nombre<br />
de générateurs ESD du commerce. Ce problème de reproductibilité est identifié<br />
I. chahine 79
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
essentiellement au niveau du point de contact entre le générateur ESD et le composant sous<br />
test.<br />
Un générateur ESD doit respecter véritablement les contraintes imposées par la norme IEC<br />
61000-4-2 notamment au niveau du temps de montée de l’impulsion. Une solution pour<br />
remédier à cette contrainte est le filtrage passe-bas. Ce choix s’explique par le fait que le<br />
mécanisme de couplage engagé par le contact entre un générateur ESD et un dispositif sous<br />
test engendre des fonctions dérivées de premier et second ordre par rapport au temps, ce qui<br />
contribue à la création des impulsions secondaires avec des temps de montée relativement<br />
très courts [25].<br />
3.1.1.1. TLP (Transmission Line Pulser)<br />
Un TLP ou « Transmission Line Pulser » comme son nom l’indique est un générateur de<br />
décharges électrostatiques capable de générer des impulsions de différentes formes d’ondes<br />
(rectangulaire ou carré) comparables, en amplitude et en durée, à une décharge<br />
électrostatique avec une bonne reproductibilité grâce à son relais automatique [26]. Une ligne<br />
de transmission constituée par un câble coaxial, permet en fonction de sa longueur de<br />
contrôler la largeur de l’impulsion à la sortie du TLP. Cette ligne est alimentée à son entrée<br />
par une source haute tension.<br />
Figure 58 : représentation temporelle de l’impulsion générée à la sortie du TLP<br />
La Figure 58 montre le signal à la sortie du TLP pour une tension continue de 400 V capturé à<br />
l’aide d’un oscilloscope large bande [0 – 4 GHz] avec une fréquence d’échantillonnage de<br />
(20 GSa/s). Ce dernier peut supporter une tension continue maximale de l’ordre de 5000 V.<br />
Le temps de montée tel qu’il est montré sur la Figure 58 est de 800 ps environ. Quant au<br />
temps de descente, il a été étendu volontairement pour pouvoir distinguer des éventuels<br />
I. chahine 80
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
effets secondaires qui peuvent être dus notamment à la polarisation de la source ou bien au<br />
couplage entre le TLP et le PCB.<br />
Par ailleurs, il est également possible de modifier la forme d’onde générée par le TLP en lui<br />
ajoutant en sortie différents types de sondes. Ces dernières peuvent être de nature capacitive<br />
ou inductive.<br />
La Figure 59 montre la photo d’une sonde capacitive que nous avons utilisée au cours de nos<br />
tests pour l’évaluation de la susceptibilité des entrées/sorties d’un prototype FPGA (Field<br />
Programmable Gate Array).<br />
Figure 59 : sonde capacitive<br />
La forme d’onde de l’impulsion à la sortie de la sonde est donnée par la Figure 60. Cette<br />
impulsion est obtenue pour une tension de 2000 V appliquée au TLP soit l’équivalent de<br />
4.2 V sur une piste 50 Ω chargée par 50 Ω sur ses deux accès.<br />
Figure 60 : impulsion générée par le TLP avec la sonde capacitive<br />
Nous remarquons que la forme d’onde est complètement modifiée. La largeur de l’impulsion<br />
est réduite à 1 ns et le temps de montée également. La forme du signal reste toutefois, une<br />
source de perturbation pertinente pour l’investigation de la susceptibilité d’un circuit<br />
intégré.<br />
3.1.1.2. ESD Pulser<br />
C’est un autre type de générateur ESD, capable de générer des impulsions de très courte<br />
durée avec des temps de montées très réduits [25]. Ce générateur est conçu essentiellement<br />
pour obtenir une réponse impulsionnelle non linéaire à l’entrée du dispositif à tester.<br />
I. chahine 81
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Contrairement à un TLP, ce générateur supporte au maximum des niveaux de tensions<br />
continues qui ne dépassent pas les 400 V.<br />
Il est basé sur le principe de la charge et la décharge d’une capacité via un relais à base de<br />
mercure comme le montre la Figure 61. Au relais vient s’ajouter d’autres composants<br />
(résistances, ferrites, capacités, etc.) pour mieux optimiser la forme et la répétitivité de<br />
l’impulsion.<br />
La taille du relais est relativement petite ce qui permet d’un côté à l’utilisateur d’injecter des<br />
impulsions au plus proche du composant sous test et d’un autre côté d’écarter tout risque de<br />
couplage ou bien de réflexion avec le PCB.<br />
Figure 61 : photo d’un ESD pulser<br />
La Figure 62 montre la sortie du ESD pulser mesurée sur une piste 50 Ω terminée par une<br />
charge 50 Ω d’un côté et de l’autre côté connectée à l’une des entrées 50 Ω de l’oscilloscope.<br />
La source de tension continue appliquée à la capacité est de 45 V. L’amplitude de la tension<br />
affichée sur la courbe ci-dessous correspond à la tension sur la piste et non pas à celle de la<br />
tension avec laquelle la capacité a été chargée.<br />
Figure 62 : représentation temporelle de l’impulsion générée par l’ESD pulser<br />
Le temps de montée de l’impulsion est de 90 ps soit 10 fois moins que le temps de montée<br />
d’une impulsion normalisée de type HBM. Le choix de ce type de perturbation sera expliqué<br />
dans la suite.<br />
relais<br />
I. chahine 82
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Une représentation fréquentielle de l’impulsion générée par l’ESD pulser est donnée à la<br />
Figure 63. Nous pouvons remarquer que la bande passante allouée par l’impulsion est bien<br />
large [0 – 5 GHz].<br />
Figure 63 : représentation fréquentielle de l’impulsion générée par l’ESD pulser<br />
La Figure 64 montre le schéma électrique équivalent de l’ESD pulser. Nous retrouvons dans<br />
ce modèle, les éléments essentiels tels que : la source haute tension, les ferrites, une capacité,<br />
un relais et différentes résistances qui vont servir à la création de la décharge électrostatique.<br />
Figure 64 : modèle électrique équivalent de l’ESD pulser<br />
Le tableau ci-dessous dresse un récapitulatif des principales caractéristiques des décharges<br />
électrostatiques évoquées précédemment. Le choix de l’utilisation de tels types d’impulsions<br />
sera justifié dans la suite.<br />
Type d’impulsion Largeur d’impulsion<br />
en ns<br />
Temps de montée (10% - 90%)<br />
en ps<br />
HBM classique quelques dizaines (> 50) 700 – 1000<br />
TLP quelques dizaines (> 50) 900<br />
TLP modifiée<br />
(sonde capacitive)<br />
2 400<br />
ESD pulser 1 90<br />
Tableau 7 : récapitulatif sur les caractéristiques des décharges électrostatiques utilisées.<br />
I. chahine 83
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
3.2. Présentation de l’étude<br />
L’objectif primordial de cette étude est l’évaluation de la susceptibilité des<br />
entrées/sorties d’un circuit intégré, « un prototype FPGA » de dernière génération, du point<br />
de vue erreurs logicielles.<br />
Il est également envisageable que le circuit fasse l’objet d’une campagne d’investigation plus<br />
vaste où des signaux continus et modulés seront injectés sur les différentes broches<br />
(entrées/sorties, alimentation, masse, réseaux d’horloge, etc.).<br />
La réponse du circuit sous test aux impulsions injectées dépend de plusieurs paramètres tels<br />
que : la fréquence, la largeur, le temps de montée et de descente, l’amplitude et la<br />
polarisation de l’impulsion. Chacun de ces paramètres incite une réaction du circuit qui se<br />
manifeste sous différents aspects : la réponse temporelle de l’entrée, la réaction des diodes de<br />
protection ESD et d’éventuelles résonances qui peuvent se former au niveau du package et<br />
de la capacité d’entrée [27].<br />
Le choix de ce type d’impulsions s’explique par le fait que le circuit dans son environnement<br />
peut subir ce type d’agressions naturelles ou intentionnelles. Donc, il est important qu’il<br />
passe ces tests en plus des tests classiques de décharges électrostatiques.<br />
Erreurs logicielles et physiques<br />
Une erreur logicielle est une erreur logique correspondant à un changement anormal du<br />
niveau logique ou glitch, un reset imprévu, un latchup [19]. Cette erreur est sans dommage<br />
pour le circuit, contrairement aux erreurs physiques qui peuvent endommager le circuit<br />
comme le montre la Figure 65.<br />
Figure 65 : exemple de fissures dans les pistes d’une PCB dues à des ESD très intenses<br />
Remarque : Un latchup peut être considéré dans certains cas comme une erreur physique.<br />
En effet, ce phénomène est capable de détruire le circuit si le courant fourni par la tension<br />
de polarisation augmente brutalement et atteint un niveau critique.<br />
I. chahine 84
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
3.3. Description de la méthodologie de test<br />
La méthodologie de test que nous avons mise en place est relativement simple et elle est<br />
basée sur le principe d’injection directe d’une perturbation. Cette technique de mesure a été<br />
validée sur un prototype FPGA en utilisant comme sources de perturbations des décharges<br />
électrostatiques générées par un TLP et un ESD pulser.<br />
En pratique, l’injection s’effectue manuellement à différents endroits sur les pistes du circuit<br />
imprimé qui relient entre elles les différentes broches du circuit sous test (entrées/sorties,<br />
horloge, PLL, alimentation, masse, etc.) comme le montre la Figure 66. Une sonde est montée<br />
au plus proche de la broche entrée/sortie à tester pour contrôler en temps réel le niveau de la<br />
perturbation injectée dans la broche sous test. Une distance minimale a été respectée entre le<br />
point d’injection et la sonde. Cette dernière est constituée d’un câble coaxial connecté d’un<br />
côté à l’une des voies 50 Ω de l’oscilloscope et de l’autre côté, par le biais de son âme, à une<br />
résistance montée en surface de valeur typique 470 Ω. La partie blindage du câble est quant à<br />
elle référencée à la masse de la carte.<br />
Le rôle de la résistance de 470 Ω est de prélever un dixième de l’amplitude de l’impulsion à<br />
l’entrée de l’oscilloscope. En effet, l’amplitude des impulsions mises en jeu peut<br />
endommager les circuits de protections se trouvant à l’entrée de l’oscilloscope.<br />
Figure 66 : principe d’injection directe par décharges électrostatiques<br />
Après la description de la technique de mesure, nous allons détailler la carte de test<br />
notamment du point de vue fonctionnement et conception avec respect des contraintes CEM.<br />
I. chahine 85
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
3.4. La carte de test<br />
Dans notre étude, nous avons opté pour travailler sur un prototype FPGA de dernière<br />
génération. Il est à rappeler que les FPGA’s ou les composants programmables occupent<br />
actuellement 30% du marché des circuits intégrés et se présentent comme la technologie<br />
d'avenir pour la réalisation de systèmes numériques. Ils offrent une bonne alternative entre<br />
les composants SSI (Small Scale Integrated) et les ASIC (Application Specific Integrated<br />
Circuit). De plus, ces composants présentent plusieurs avantages : tout d’abord leurs facilités<br />
de programmation et les temps de mise en œuvre qui sont relativement très courts, mais<br />
aussi la grande variété d’entrées/sorties qu’ils offrent et finalement leurs facilités<br />
d’adaptations aux besoins de l'utilisateur.<br />
La carte de test a été conçue et réalisée au laboratoire CEM de l’Université de Missouri-Rolla<br />
dans le cadre d’un projet de partenariat entre nos deux laboratoires. Elle répond à des<br />
contraintes de mesure d’émission et de susceptibilité de composant. Il est alors possible de<br />
réaliser des mesures d’émission ou de susceptibilité rayonnée selon la méthode de la cellule<br />
TEM. La fenêtre de la cellule répond au format standard de la cellule TEM 10,3 * 10,3 cm<br />
comme le montre la Figure 68.<br />
La carte est constituée de 4 couches conductrices comme l’illustre la Figure 67. Un premier<br />
plan de masse sur lequel est isolé le FPGA à tester pour le soumettre uniquement au<br />
rayonnement de la cellule TEM. Les second et troisième plans sont uniquement des plans de<br />
masse. La dernière couche correspond à un plan de masse et des pistes de signaux sur lequel<br />
sont montés des composants additionnels pour le fonctionnement du FPGA tels que :<br />
résistances, capacités de découplage, connecteurs, diodes Zener, LEDs, etc. Enfin, les 4<br />
couches possèdent un anneau de garde de 1 cm de largeur permettant de relier entre elles<br />
toutes les masses.<br />
Figure 67 : caractéristiques de la carte de test<br />
I. chahine 86
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
a)<br />
Figure 68 : carte de test, a) face composants ; b) face prototype FPGA<br />
3.4.1. Le prototype FPGA<br />
Le prototype FPGA appartient à la famille Cyclone des FPGA’s développés par la société<br />
ALTERA. Il a été mis sur le marché américain en Février 2005. Il possède les caractéristiques<br />
suivantes :<br />
2910 éléments logiques<br />
Plus de 59.904 bits RAM (7.488 octets)<br />
104 entrées/sorties<br />
Fréquence maximale de travail qui pourrait atteindre les 320 MHz<br />
Différents types d’entrées/sorties standards: LVTTL, LVCMOS, LVDS, SSTL-2 et SSTL-<br />
3<br />
Transmission en haut débit (jusqu’à 640 Mbps) sur les paires de pistes différentielles<br />
1 PLL et 8 entrées d’horloge.<br />
Possibilité de communication avec des modules externes notamment les mémoires<br />
externes telles que : DDR SDRAM (133 MHz) et FCRAM.<br />
Dimension (longueur *largeur) : 16 mm * 16 mm<br />
Technologie de fabrication CMOS 0,13 µm<br />
Prototype<br />
FPGA<br />
I. chahine 87<br />
b)
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Figure 69 : schéma bloc du prototype FPGA<br />
3.4.2. Les contraintes de conception<br />
Cette partie explique brièvement les contraintes de conception de la carte afin d’obtenir<br />
une performance optimale des blocs d’entrées/sorties du prototype FPGA et d’assurer un<br />
véritable succès dans l’implémentation d’un design fonctionnel. Les considérations qui<br />
doivent être prises en compte sont notamment au niveau de l’impédance des pistes et des<br />
connecteurs ainsi qu’au niveau du routage des pistes différentielles.<br />
Ces instructions en large partie sont inspirées des consignes données dans la documentation<br />
technique du constructeur. Nous trouverons ci-joint une liste non exhaustive :<br />
Une comparaison entre les paramètres suivants : la largeur et l’épaisseur de la piste ;<br />
la distance entre deux pistes différentielles (LVDS) ; la distance entre une paire<br />
différentielle et une entrée logique (TTL ou CMOS) ; etc.<br />
Une distance équitable entre les paires de pistes différentielles doit être bien<br />
respectée. Un routage très proche entre différentes paires de piste augmente<br />
considérablement le rapport de rejection en mode commun (CMRR, Common Mode<br />
Rejection Ratio).<br />
La longueur des pistes doit être la plus courte possible afin d’éviter les problèmes<br />
d’intégrité de signaux. Des pistes longues présentent une forte valeur inductive et<br />
capacitive.<br />
Dans le cas d’une application point à point en mode différentiel, les résistances de<br />
terminaison doivent être montées au plus proche des broches d’entrée du récepteur.<br />
L’utilisation des composants montés en surface est préconisée.<br />
Des angles de 45° et 90° doivent être évités dans le routage des pistes.<br />
I. chahine 88
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Des connecteurs de haute performance, SMA par exemple, doivent être utilisés.<br />
Les pistes et les connecteurs doivent être adaptés<br />
Maintenir un même nombre de vias pour chaque piste et également limiter dans la<br />
mesure du possible leur nombre parce que cela peut provoquer des discontinuités<br />
dans le signal.<br />
Les valeurs des capacités de découplage recommandées varient de 0,001 µF jusqu’à<br />
0,1 µF<br />
Les pistes TTLs doivent être écartées le plus possible des pistes différentielles afin<br />
d’éviter tous les phénomènes de couplage ou cross-talk.<br />
3.5. Présentation du banc de mesure<br />
Nous avons mis en place deux bancs de mesure, chacun étant destiné à l’évaluation de la<br />
susceptibilité d’un type spécifique d’entrée/sortie : LVTTL/LVCMOS (entrée logique : 3,3 V)<br />
et LVDS (entrée différentielle : 2,5 V). Dans les paragraphes qui suivent, nous allons décrire<br />
chacun de ces bancs et présenter les principaux résultats.<br />
3.6. Evaluation de la susceptibilité des entrées/sorties type LVTTL/LVCMOS<br />
L’objectif de ces campagnes de tests est d’évaluer la susceptibilité des entrées/sorties :<br />
LVTTL et LVCMOS. En se basant sur la documentation technique du composant, nous<br />
retrouvons que ces entrées/sorties peuvent opérer à différentes tensions : 3,3 V ; 2,5 V et 1,8<br />
V. Sachant que pour l’entrée/sortie LVCMOS, il est possible de descendre jusqu’à 1,5 V.<br />
Prenons l’exemple de la superposition entre un signal logique LVTTL/LVCMOS (3,3 V) et<br />
une perturbation de type décharge électrostatique. D’après la Figure 70 nous pouvons<br />
distinguer 4 superpositions possibles, définies à partir des paramètres suivants :<br />
- La polarisation de l’impulsion (positive ou négative)<br />
- L’état logique du signal (niveau haut ou bas)<br />
Figure 70 : signal logique de type LVTTL/ LVCMOS<br />
I. chahine 89
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Le signal logique de la Figure 70 peut correspondre à tout signal utile qui se propage sur les<br />
pistes du circuit imprimé : la sortie d’une PLL, un signal d’horloge, etc. La fréquence de<br />
l’horloge pourrait atteindre au maximum quelques dizaines de MHz. Selon le besoin de<br />
l’utilisateur cette fréquence peut être multipliée ou divisée par 2, 4, 6 ou 8 grâce au réseau<br />
d’horloge intégré dans le prototype FPGA.<br />
Remarque importante : À titre d’exemple, si nous prenons un signal d’horloge de<br />
fréquence 50 MHz, la période qui lui est attribuée est de l’ordre de 20 ns. La largeur d’une<br />
impulsion générée par l’ESD pulser ou bien du TLP peut varier de 0,4 ns à 2 ns. Elle est<br />
bien inférieure à la demi-période du signal logique et elle peut engendrer par conséquence<br />
une erreur logique dans le dispositif sous test comme nous allons le voir dans la suite de ce<br />
chapitre.<br />
Analysons les différents cas qui peuvent résulter des superpositions entre le signal logique et<br />
la décharge électrostatique :<br />
Polarisation<br />
Impulsion positive<br />
Niveau logique du signal :<br />
Bas<br />
C’est une transition normale si la<br />
largeur de l’impulsion est<br />
suffisamment large. Néanmoins,<br />
ce cas peut mener éventuellement<br />
à une erreur logique.<br />
Niveau logique du signal :<br />
haut<br />
Si le niveau logique de la<br />
piste est déjà haut, et qu’une<br />
impulsion positive est<br />
appliquée, ceci ne devrait<br />
pas engendrer une erreur<br />
logique vue que nous avons<br />
atteint les limites.<br />
Cependant, d’autres<br />
conséquences peuvent<br />
apparaître si le niveau de la<br />
perturbation est assez élevé<br />
tel qu’un effet de « snapback»<br />
dû à l’activation des diodes<br />
de protections<br />
I. chahine 90
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Impulsion négative<br />
Si le niveau logique de la piste est<br />
déjà bas, et une impulsion<br />
négative est appliquée, ceci ne<br />
devrait pas engendrer une erreur<br />
logique vue que nous avons<br />
atteint les limites. Cependant,<br />
d’autres conséquences peuvent<br />
apparaître tel qu’un changement<br />
de polarisation au niveau des<br />
diodes de protection qui peut<br />
provoquer éventuellement du<br />
bruit au niveau de l’alimentation<br />
ou du substrat<br />
C’est une transition normale<br />
si la largeur de l’impulsion<br />
est suffisamment large.<br />
Néanmoins ce cas peut<br />
mener éventuellement à une<br />
erreur logique.<br />
Tableau 8 : analyse de la superposition entre une décharge électrostatique et un signal logique<br />
3.6.1. Description du banc de test<br />
Le banc de test a été mis en place au laboratoire CEM de l’Université de Missouri-Rolla. Il<br />
repose sur le principe de mesure présentée par la méthodologie de test décrite<br />
précédemment. Les perturbations injectées sont essentiellement des décharges<br />
électrostatiques possédant des caractéristiques bien particulières en termes de largeur<br />
d’impulsion, de son amplitude et de son temps de montée. La Figure 71 présente l'ensemble<br />
des appareils de mesures et de contrôle mis en œuvre lors des tests.<br />
Figure 71 : banc de test<br />
I. chahine 91
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Le banc de test exige l’utilisation de certains équipements spécifiques. Par exemple, un<br />
oscilloscope large bande avec une fréquence d’échantillonnage très élevée (20 GSa/s ou plus)<br />
est recommandé pour pouvoir visualiser les impulsions que nous injectons. Un ordinateur<br />
associé à un câble USB blaster ou JTAG byte blaster est requis pour la programmation du<br />
FPGA.<br />
3.6.1.1. Fonctionnement du banc de mesure<br />
Le fonctionnement du banc est divisé en deux parties : une partie logicielle et une partie<br />
hardware. La partie logicielle consiste à développer un code VHDL adapté à chacune des<br />
superpositions évoquées précédemment entre une impulsion (perturbation RF) et le signal<br />
logique (signal utile) dans le but de détecter toute anomalie à l’entrée du composant sous<br />
test. Si l’entrée est à l’état haut, et ensuite passe à l’état bas pendant un temps très court, cette<br />
transition est capturée. De même, si l’entrée est à l’état bas et passe brusquement à l’état<br />
haut, cette transition est aussi capturée. Quant à la partie hardware, elle se déroule en 4<br />
étapes :<br />
Mettre la carte sous tension.<br />
Deux tensions d’alimentation sont nécessaires :<br />
3,3 V pour les entrées/sorties et 1,5 V pour<br />
l’alimentation interne du FPGA<br />
Téléchargement du code VHDL dans le<br />
prototype FPGA après compilation.<br />
Remarque: Le logiciel doit être configuré en<br />
mode JTAG.<br />
Appliquer la perturbation comme s’est décrit<br />
dans la méthodologie de test. Le niveau de cette<br />
dernière est défini en fonction de la tension<br />
appliquée à l’ESD pulser.<br />
La tension est incrémentée jusqu’à ce qu’un<br />
dysfonctionnement apparaisse dans le circuit où<br />
le maximum de tension est atteinte<br />
Figure 72 : déroulement des tests<br />
I. chahine 92
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Le dysfonctionnement dans le circuit sous test est identifié selon deux critères :<br />
- Une LED est connectée à l’une des sorties programmée du prototype FPGA.<br />
Initialement, la LED est éteinte ou à l’état OFF. Quand une décharge est injectée<br />
sur la piste d’entrée, le code VHDL qui lui est attribué est téléchargé dans le<br />
circuit. Si la LED s’allume, cela indique un changement anormal de l’état logique<br />
de sortie.<br />
- Une sonde est attachée à la sortie programmée, au moment de l’apparition d’une<br />
anomalie (passage de l’état bas à l’état haut ou inversement), celle-ci est capturée<br />
sur l’écran de l’oscilloscope.<br />
3.6.2. Modélisation de l’environnement de test<br />
Une modélisation globale de l’environnement de test (générateur ESD, sonde, piste,<br />
entrée du composant à tester) est réalisée sous le logiciel de simulation électrique PSpice. Le<br />
but de cette modélisation consiste essentiellement à pouvoir déterminer par simulation le<br />
niveau de la perturbation injectée en différents endroits du circuit imprimé.<br />
La Figure 73 montre les éléments composants le modèle. Nous retrouvons par exemple une<br />
source d’impulsion pour simuler la décharge générée par un générateur ESD tel que l’ESD<br />
pulser ou bien l’entrée du prototype FPGA qui est remplacée par un circuit L, C dont les<br />
valeurs sont déterminées à partir du fichier IBIS du composant.<br />
Figure 73 : modélisation de l’environnement de test<br />
Les résultats de simulation montrent une représentation temporelle de l’impulsion au niveau<br />
de l’entrée 50 Ω de l’oscilloscope, de l’entrée du FPGA ainsi qu’à l’intérieur du FPGA plus<br />
précisément au niveau de la capacité d’entrée.<br />
I. chahine 93
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Figure 74 : représentation temporelle sous PSpice de l’impulsion générée par l’ESD pulser<br />
D’après les résultats de simulations, nous remarquons une atténuation de l’impulsion au<br />
niveau de la capacité d’entrée. Ceci est normal parce que l’impédance d’entrée que<br />
représente le circuit est très élevée.<br />
3.6.3. Résultats et analyses<br />
Dans cette partie, nous allons présenter les principaux résultats de mesures de la<br />
susceptibilité d’une entrée LVTTL/LVCMOS (3,3 V) pour une série d’impulsions générées à<br />
partir d’un générateur ESD type ESD pulser.<br />
3.6.3.1. Injection d’impulsions positives<br />
La Figure 75 présente la configuration dans laquelle le dispositif sous test se trouve avant<br />
l’injection de la perturbation. L’entrée à tester est fixée à l’état bas (0 V). Une seconde entrée,<br />
qui va servir à l’exécution du code VHDL, est mise à 1. Quant à la sortie, elle est connectée à<br />
une LED initialement éteinte.<br />
Une première impulsion positive d’une amplitude 5,7 V, soit l’équivalent d’une charge de<br />
43 V au niveau de la capacité de l’ESD pulser, est injectée sur la piste au plus proche du<br />
composant. Aucun changement en sortie n’est observé et la LED est toujours éteinte. Ensuite,<br />
une seconde impulsion d’une amplitude 6,3 V, soit 48 V au niveau de la capacité, est injectée<br />
et toujours aucun changement n’est aperçu en sortie. Enfin, c’est une amplitude de 7 V, soit<br />
53 V au niveau de la capacité, qui va causer la défaillance dans le circuit et par conséquent<br />
activer la sortie. Cela est traduit par un passage à l’état ON de la LED en sortie.<br />
Il semble raisonnable de penser que l’amplitude 7 V de l’impulsion qui correspond presque<br />
au double du Vcc (3,3 V) a activé les diodes de protections. Notons que les caractéristiques<br />
I. chahine 94
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
des diodes de protections sont des données maintenues très souvent confidentielles par le<br />
constructeur, et notre analyse n’est guère qu’une déduction constructive qui vient se<br />
confirmer dans le paragraphe suivant.<br />
Figure 75 : configuration de la carte électronique dans le cas d’injection d’impulsions positives<br />
La Figure 76 représente la série d’impulsions injectées à partir de l’ESD pulser sur les pistes<br />
du circuit imprimé à l’entrée du dispositif sous test. L’impulsion en rouge est celle qui a<br />
produit un dysfonctionnement ou le « crash » au niveau du prototype FPGA.<br />
Figure 76 : impulsions positives injectées sur la piste d’entrée<br />
3.6.3.2. Injection d’impulsions négatives<br />
Pour ce cas test, nous injectons des impulsions négatives. La configuration du circuit est<br />
légèrement modifiée. L’entrée à tester est mise à l’état haut (3,3 V). La seconde entrée est<br />
restée à l’état haut également et la sortie est toujours connectée à une LED comme le montre<br />
clairement la Figure 77.<br />
I. chahine 95
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Une série d’impulsions négatives est injectée sur la piste d’entrée LVTTL/LVCMOS à tester.<br />
Un dysfonctionnement dans le composant sous test est identifié quand le niveau de<br />
l’impulsion atteint pratiquement les 3,3 V sur la piste soit 22 V au niveau de la capacité.<br />
Figure 77 : configuration de la carte électronique dans le cas d’injection d’impulsions négatives<br />
La Figure 78 montre la série d’impulsions négatives injectées. L’impulsion en rouge est la<br />
seule à provoquer un dysfonctionnement dans le dispositif sous test. Son amplitude dépasse<br />
0 V, mais elle n’est pas suffisamment forte pour activer les diodes de protections.<br />
Ces données viennent confirmer avec une grande évidence que le prototype FPGA réagit<br />
parfaitement aux impulsions de courtes durées.<br />
Figure 78 : impulsions négatives injectées sur la piste d’entrée<br />
Dans le paragraphe suivant, nous allons tester la susceptibilité d’autres types<br />
d’entrées/sorties du prototype FPGA, celles des entrées/sorties différentielles.<br />
I. chahine 96
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
3.7. Evaluation de la susceptibilité des entrées/sorties différentielles<br />
L’objectif de ces investigations est d’évaluer la susceptibilité des entrées/sorties<br />
différentielles aux décharges électrostatiques. Toutefois et avant de présenter la démarche<br />
suivie et le banc de mesure mis en place, nous allons introduire la technologie LVDS (Low<br />
Voltage Differential Signal) ou la signalisation différentielle à basse tension.<br />
3.7.1. Introduction à la technologie LVDS<br />
La vitesse de transfert des données ne cesse d’augmenter d’une manière systématique<br />
dans tous les domaines de la communication et plus particulièrement dans le domaine du<br />
multimédia (image, son, vidéo) [28].<br />
La signalisation différentielle à basse tension ou l’appellation anglaise LVDS est une<br />
technologie assez récente, qui se présente comme une solution incontournable pour le<br />
transfert des données numériques à très haut débit (quelques gigabits).<br />
Figure 79 : représentation simplifiée d’une architecture LVDS<br />
Théoriquement, le transfert des données s’effectue de deux façons : à l’intérieur d’un même<br />
système (intra-sytème), ou bien entre deux ou plusieurs systèmes (inter-système).<br />
Le premier moyen est le plus utilisé et il consiste à acheminer par voie différentielle des<br />
données numériques entre les différents modules présents sur une même carte électronique.<br />
Le deuxième moyen, difficile à mettre en place et relativement coûteux, requiert des<br />
protocoles de communication standard tels que IEEE 1394, Fibre channel et Gigabit Ethernet.<br />
La technologie LVDS pour les applications inter systèmes offre plusieurs avantages par<br />
rapport aux technologies classiques de type LVTTL ou LVCMOS, notamment en matière de<br />
maîtrise du bruit qui vient s’ajouter au signal utile. De plus, elle présente une faible<br />
susceptibilité aux perturbations électromagnétiques, sans oublier bien évidemment la faible<br />
puissance qu’elle nécessite et tout ce que cela peut rapporter en terme de coût.<br />
Les applications à base de LVDS sont nombreuses. Nous les retrouvons pratiquement dans la<br />
plupart des secteurs tels que :<br />
I. chahine 97
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
La télécommunication dans les commutateurs à haut débit (Systèmes capables de<br />
traiter les données transmises selon le mode de transfert asynchrone et les stations de<br />
base sans fil)<br />
L’Informatique dans les périphériques telles que les imprimantes, les copieurs<br />
numériques, les serveurs etc.<br />
L’automobile dans les écrans plats des tableaux de bord.<br />
La plupart de ces applications utilisent la technique point à point ou « point to point ». Cette<br />
dernière sera détaillée dans la suite.<br />
3.7.1.1. Structure d’une paire différentielle<br />
La structure d’une paire différentielle est illustrée à la Figure 80. Elle est constituée de<br />
deux étages : un étage d’émission et un étage de réception.<br />
L’étage d’émission correspond en effet à une source de courant stable dont la valeur est<br />
limitée à 3 mA. Le courant en sortie est conduit dans des paires différentielles jusqu’à la<br />
résistance de 100 Ω placée au plus proche de l’entrée du récepteur.<br />
Des courants égaux et opposés circulent sur les paires de pistes différentielles générant une<br />
boucle de courant. L’avantage de cette boucle est qu’elle réduit considérablement les<br />
phénomènes d’interférences électromagnétiques. La maîtrise de la fuite d’étincelle contribue<br />
avantageusement à l’augmentation du débit de transfert qui peut atteindre une valeur<br />
supérieure à 1,5 Gigabits et d’un autre côté à la réduction de la puissance de dissipation et<br />
par voie de conséquence à une diminution de l’effet thermique.<br />
Figure 80 : structure d’une paire différentielle<br />
Quant à la structure de l’étage de réception, elle est caractérisée par un circuit à forte<br />
impédance d’entrée capable de détecter des signaux de faible amplitude (moins de 20 mV) et<br />
ensuite de les amplifier jusqu'à atteindre le niveau logique standard (2,5 V).<br />
I. chahine 98
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
3.7.2. La technique de liaison point à point<br />
La méthode de transfert des données par voie différentielle entre émetteur-récepteur<br />
s’effectue suivant trois techniques : point à point, point à multipoints et multipoints.<br />
La technique de liaison point à point est la plus simple et la plus utilisée. La Figure 81<br />
présente l’architecture complète de cette liaison. Dans le cadre de nos investigations sur la<br />
susceptibilité des entrées/sorties LVDS aux décharges électrostatiques, nous avons opté pour<br />
cette technique de liaison.<br />
L’émetteur correspond à une source de génération de signaux LVDS. Ces signaux sont<br />
transmis à travers une paire de piste différentielle sur le circuit imprimé.<br />
Figure 81 : architecture générale d’une liaison point à point entre un émetteur et un récepteur<br />
Dans notre cas d’étude, l’architecture est légèrement modifiée comme le montre la Figure 82.<br />
L’étage de sortie est transposé au niveau du prototype FPGA, ce dernier va donc jouer le rôle<br />
de récepteur pour les signaux en provenance du générateur LVDS et comme émetteur pour<br />
les signaux transmis à l’oscilloscope.<br />
Deux résistances de valeurs typiques de 100 Ω sont placées en entrée et en sortie des pistes<br />
différentielles. Un grand soin est accordé à la soudure des deux résistances sur les pistes<br />
différentielles afin d’éviter des effets secondaires indésirables (boucle de courant, court-<br />
circuit, etc.).<br />
L’oscilloscope va jouer le rôle de récepteur, les signaux à la sortie du FPGA seront visualisés<br />
sur l’écran de ce dernier. L’amplitude de signaux en sortie doit être de 2,5 V. Notons aussi<br />
que ce sont des signaux juxtaposés qui varient dans une marge très faible autour de leur<br />
valeur moyenne.<br />
I. chahine 99
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Figure 82 : architecture adaptée au cas étudié<br />
Après la présentation de la technique point à point, il est important de représenter et<br />
d’analyser la forme d’onde des signaux logiques en entrée et sortie du récepteur.<br />
3.7.2.1. Forme d’onde au niveau de l’entrée différentielle<br />
La forme des signaux différentiels à l’entrée du dispositif sous test est donnée par la<br />
Figure 83. L’écart entre la valeur moyenne et la voie directe ou opposée est de 0,35 mV. Un<br />
écart relativement faible et qui présente des avantages notamment dans la réduction du<br />
niveau de bruit. En effet, un changement très rapide de l’état logique d’un signal augmente<br />
son immunité vis-à-vis du bruit et par conséquent réduit considérablement sa consommation<br />
en puissance<br />
Figure 83 : forme d’onde de signaux différentiels à l’entrée du CST<br />
3.7.2.2. Forme d’onde au niveau de la sortie différentielle<br />
La forme des signaux différentiels à la sortie du dispositif sous test est donnée par la Figure<br />
84.<br />
I. chahine 100
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Figure 84 : forme d’onde des signaux différentiels à la sortie du CST<br />
L’écart entre les deux voies directe et opposée est moins important qu’à l’entrée. C’est une<br />
des particularités des signaux LVDS qui correspond au changement de niveau de tension<br />
avec une vitesse de balayage relativement faible.<br />
3.7.3. Description du banc de test<br />
Ce banc de test a pour objectif d’évaluer la susceptibilité des entrées/sorties LVDS pour<br />
des agressions directes en décharges électrostatiques. Il nécessite l’utilisation de certains<br />
équipements supplémentaires par rapport au banc présenté précédemment. En revanche, la<br />
méthodologie de test demeure la même.<br />
Figure 85 : banc de test pour l’étude de la susceptibilité des entrées/sorties différentielles<br />
Les signaux différentiels sont générés à partir d’un synthétiseur de fréquence. Ce dernier<br />
permet de générer également d’autres types de signaux et possède une bande de fréquences<br />
relativement large [0-2] GHz. Quatre sondes sont montées sur chacune des pistes<br />
différentielles en entrée et en sortie du dispositif sous test par la même technique présentée<br />
précédemment. Elles vont servir au contrôle du niveau de perturbation qui sera rajoutée aux<br />
signaux utiles.<br />
I. chahine 101
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
La partie logicielle constitue une part importante du banc de mesure. Un code VHDL est<br />
développé pour programmer le prototype FPGA en mode de liaison point à point. Il s’agit<br />
entre autres de paramétrer respectivement les entrées/sorties en mode de réception et<br />
d’émission.<br />
La perturbation est injectée sur les pistes différentielles en entrée. Le critère de susceptibilité<br />
est défini à la sortie du dispositif sous test de la façon suivante :<br />
A partir d’un certain niveau de perturbation en entrée, si le signal en sortie présente l’un des<br />
phénomènes suivants : doublement de période, forte dégradation, niveau de bruit très élevé,<br />
erreur logique, etc. nous considérons le composant comme défaillant.<br />
Cette méthode est répétée jusqu’à ce que nous obtenions une anomalie en sortie. Toutefois, si<br />
le niveau en entrée atteint un niveau très élevé et que nous n’avons toujours pas atteint l’état<br />
critique en sortie, dans ce cas il est fortement conseillé de suspendre l’injection en entrée car<br />
nous risquons de détruire les circuits de protections jusqu’au point de causer des dommages<br />
physiques au composant.<br />
Deux types de mesures sont envisageables avec les signaux différentiels selon la manière<br />
dont le bruit se superpose aux signaux utiles :<br />
- Une première mesure consiste à superposer le bruit sur l’une des deux voies<br />
différentielles. Il s’agit dans ce cas d’une perturbation en mode différentiel.<br />
- Le second cas de mesure est lié à une injection simultanée sur les deux voies.<br />
Nous parlons dans ce cas de perturbation en mode commun.<br />
Le second cas est le plus fréquent et est identifié comme principale cause de<br />
dysfonctionnement dans les composants électroniques.<br />
3.7.4. Résultats et analyses<br />
Dans ce paragraphe, nous allons présenter les principaux résultats de mesure obtenus<br />
pour chacune des configurations suivantes :<br />
3.7.4.1. Injection en mode différentiel<br />
Dans ce mode de test, l’injection se fait alternativement sur chacune des pistes<br />
différentielles (Figure 86).<br />
I. chahine 102
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Figure 86 : injection en mode différentiel<br />
En fonctionnement normal, le circuit est programmé de façon à recevoir en entrée un signal<br />
différentiel de niveau logique 1,5 V +/- 0,35 V. Ce signal est amplifié par la suite pour<br />
atteindre le niveau logique standard en sortie de 2,5 V comme le montre la Figure 87. La<br />
fréquence du signal est de 100 MHz. Toutefois il est possible de transmettre des données à<br />
plus hauts débits sur ces pistes et par conséquent faire appel à des fréquences supérieures de<br />
l’ordre de 300 MHz.<br />
Le prototype FPGA est capable de transmettre 625 Mbps sur ces entrées/sorties<br />
différentielles. Les courbes jaune et verte correspondent aux signaux différentiels en entrée<br />
du dispositif sous test respectivement sur les voies directe (p) et inversée (n) et les courbes<br />
bleue et rouge correspondent aux signaux en sortie.<br />
Figure 87 : représentation des signaux différentiels en fonctionnement normal en E/S<br />
Le premier cas de test correspond à l’injection d’une série d’impulsions positives en entrée<br />
sur chacune des voies directe et inversée. Nous représentons sur la Figure 88 la perturbation<br />
sur la voie directe, cette dernière atteint un niveau très important en entrée jusqu’au point où<br />
I. chahine 103
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
les signaux différentiels sont complètement dégradés. Nous pouvons remarquer également<br />
un niveau de perturbation moins important sur la voie opposée due notamment à un effet de<br />
couplage entre les deux lignes. L’étude des signaux de sortie révèle que ces derniers<br />
demeurent relativement stables et aucun changement anormal n’est détecté.<br />
Figure 88 : injection d’une impulsion positive à partir de l’ESD pulser (charge 55 V) sur la voie<br />
directe<br />
Le second cas de test consiste à injecter une impulsion négative sur chacune des voies<br />
différentielles en entrée. La Figure 89 montre l’exemple d’une impulsion négative injectée sur<br />
la voie directe (p). Malgré l’importance du niveau de l’impulsion, les signaux différentiels en<br />
sortie ne sont pas dégradés. Ces résultats rejoignent l’hypothèse que nous avons évoquée au<br />
début de ce paragraphe sur la robustesse des entrées/sorties différentielles pour ce mode<br />
d’injection de décharges électrostatiques.<br />
Figure 89 : injection d’une impulsion négative à partir de l’ESD pulser (charge -55V) sur la voie<br />
directe<br />
I. chahine 104
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
3.7.4.2. Injection en mode commun<br />
Dans ce cas de test, l’injection se fait simultanément sur les deux voies directe (p) et<br />
inversée (n). Deux résistances de valeur 50 Ω chacune sont montées en série entre les paires<br />
des pistes différentielles comme le montre la Figure 90. L’injection s’effectue au point de<br />
connexion des deux résistances, ce qui permet de générer des niveaux de perturbations de<br />
même amplitude sur les deux voies.<br />
Figure 90 : injection en mode commun<br />
La Figure 91 montre les résultats de mesures réalisées en mode commun à l’entrée du CST.<br />
L’impulsion injectée est générée par le TLP alimenté par une tension de 2000 V, soit un<br />
niveau de perturbation de 2,5 V approximativement sur les pistes, niveau qui vaut presque le<br />
double du signal utile. Malgré la forte dégradation du signal d’entrée, le signal de sortie est<br />
resté relativement stable, à l’exception de quelques légères résonances qui restent toutefois<br />
négligeables.<br />
Figure 91 : injection d’une impulsion positive à partir du TLP (charge 2000 V) sur la voie directe<br />
I. chahine 105
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
La Figure 92 montre les mêmes résultats de mesure, sauf que dans ce cas de figure<br />
l’impulsion est injectée par l’ESD Pulser chargé à 100 V. Nous remarquons que le signal<br />
présente une certaine stabilité malgré la détérioration de la qualité du signal d’entrée.<br />
Figure 92 : injection d’une impulsion positive à partir du pulser (charge 100 V) sur la voie directe<br />
Nous rappelons que la fréquence des signaux différentiels est de 100 MHz, soit une période<br />
de 10 ns. Alors que la largeur de l’impulsion est de quelques centaines de ps. Cette dernière<br />
est très petite par rapport à la demi période des signaux.<br />
Pour visualiser l’impact des décharges sur les signaux différentiels nous avons augmenté la<br />
fréquence du signal ainsi que l’amplitude des perturbations.<br />
Nous remarquons une nette différence par rapport aux résultats précédents. Plusieurs<br />
dysfonctionnements sont signalés au niveau des signaux différentiels en sortie. La Figure 93<br />
et Figure 94 illustrent les effets des perturbations sur la réponse du circuit.<br />
Figure 93 : impulsion positive injectée à partir de l’ESD pulser (charge 150V) en mode commun<br />
I. chahine 106
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
Figure 94 : impulsion négative injectée à partir de l’ESD pulser (charge -150V) en mode commun<br />
Dans cette partie du chapitre, nous avons introduit une nouvelle technique de mesure<br />
qui repose sur le principe d’injection directe d’une décharge électrostatique et qui est<br />
destinée à l’évaluation de la susceptibilité des différentes entrées/sorties d’un prototype<br />
FPGA.<br />
Plusieurs campagnes de mesures ont été réalisées et nous avons obtenu des résultats<br />
fructueux. Ces résultats nous conduisent aux conclusions suivantes :<br />
Les entrées/sorties LVTTL/LVCMOS sont très susceptibles aux décharges<br />
électrostatiques à faible largeur de bande et de temps de montée très réduit ;<br />
Les entrées/sorties LVDS sont plus robustes à ce type de décharge. Toutefois, quand<br />
le niveau de la perturbation devient important, la susceptibilité décroît.<br />
I. chahine 107
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
4. Conclusion<br />
Dans ce chapitre, nous avons mis l’accent sur les méthodes de caractérisation de la<br />
susceptibilité des circuits intégrés aux perturbations électromagnétiques conduites tels que<br />
les signaux continus ou modulés et les décharges électrostatiques. Deux bancs de mesures,<br />
chacun destiné à la caractérisation de la susceptibilité d’un composant électronique pour un<br />
type de perturbation donnée, ont été mis en place. Chacun de ces bancs apporte une<br />
amélioration et une précision additionnelle par rapport à l’existant.<br />
Nous avons présenté un nouveau prototype d’injection dédié à un banc de mesure DPI.<br />
Ce système se distingue par sa fiabilité et son exactitude pour réaliser des mesures en<br />
susceptibilité conduite à des fréquences supérieures au GHz. Ce banc sera mis à profit dans<br />
le chapitre suivant pour mettre au point une méthodologie d’extraction de modèle de<br />
l’immunité d’un circuit intégré.<br />
Le banc de mesure relatif aux décharges électrostatiques permet d’aller plus loin dans la<br />
caractérisation de la susceptibilité des systèmes électroniques. Ces investigations sont<br />
nécessaires pour valider la fiabilité des nouvelles architectures et des nouvelles technologies.<br />
L’évolution des standards de mesure est évidente et on comprend aisément que les normes<br />
doivent être améliorées et adaptées aussi souvent et aussi rapidement. Le rythme étant bien<br />
évidemment imposé par les changements de technologie dans la conception des circuits<br />
intégrés. La miniaturisation des circuits, l’accroissement de la densité d’intégration des<br />
fonctions sur une même puce, la rapidité des signaux, sont autant de facteurs qui ne<br />
favorisent pas la diminution des problèmes de compatibilité électromagnétique. On est passé<br />
de l’étude des effets CEM au niveau macroscopique à des investigations au niveau<br />
microscopique. L’élaboration des circuits ne peut se faire aujourd’hui sans la prise en compte<br />
des contraintes CEM dès la phase de développement. Or de nos jours, la CAO est une étape<br />
incontournable pour définir, pré-qualifier et valider à moindre coût n’importe quel système.<br />
Idéalement, on est en droit d’attendre d’un simulateur de circuit électronique qu’il<br />
reproduise fidèlement le fonctionnement et le comportement du circuit. Or, cette bonne<br />
prédiction ne peut se faire sans un modèle complet du composant ou du circuit avec une<br />
prise en compte des effets CEM. L’obtention d’un modèle représentant l’immunité du<br />
système est donc primordiale. C’est pour répondre à ce besoin que de nombreux efforts sont<br />
faits aujourd’hui pour arriver à construire des modèles pouvant reproduire fidèlement les<br />
interactions entre composants. Le troisième chapitre de cette thèse s’inscrit dans cette<br />
démarche.<br />
I. chahine 108
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
5. Références bibliographiques<br />
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I. chahine 109
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[16] IEC 61000-4-2, « Electromagnetic compatibility (EMC) - Part 4-2: Testing and<br />
measurement techniques - Electrostatic discharge immunity test, » EN 61000-4-2:1995,<br />
Amendment 1:1998, Amendment 2: 2000<br />
[17] J. Maas, W. Rhoades, « The ANSI ESD standard overcoming the deficiencies of world<br />
wide ESD standards, » IEEE International Symposium on EMC pp.1078-1084, 1998<br />
[18] A. Guillaume « Evaluation de la robustesse des circuits intégrés vis-à-vis des<br />
décharges électrostatiques », <strong>Thèse</strong> présentée à l'Institut National des Sciences<br />
Appliquées de Lyon, septembre 2002.<br />
[19] C. Salamero « Méthodologie de prédiction du niveau de robustesse d’une structure<br />
de protection ESD à l’aide de la simulation TCAD » <strong>Thèse</strong> présentée à l’Université de<br />
Paul Sabatier de Toulouse, Décembre 2005.<br />
[20] B. Caillard « Le Thyristor Parasite en technologie CMOS : Application à la Protection<br />
contre les Décharges Electrostatiques » <strong>Thèse</strong> présentée à l’Université de Montpellier<br />
II, Octobre 2003.<br />
[21] D. Pommerenke, « ESD: Transient Fields, Arc Simulation and Rise Time Limit, »<br />
Journal of Electrostatics 1995 36, pp. 31-54, 1995.<br />
[22] D. Pommerenke, M. Aidam, « ESD: waveform calculation, field and current of human<br />
and simulator ESD, » Journal of Electrostatics, Vol. 38, pp. 33-51, Novembre 1996.<br />
[23] J. Maas, D. Pratt, « A study of the repeatability of electrostatic discharge simulators,»<br />
IEEE International. Symposium on EMC, 1990, pp.265-269<br />
[24] K. Hall, « Tests with different IEC 801.2 simulators have different results, » EOS/ESD<br />
Symposium, Las Vegas, NV, Septembre 1994.<br />
[25] I. Chahine, D. Pommerenke, M. Kadi, P. Ravva, A. Louis, and B. Mazari, « Immunity<br />
Investigation on a Prototype Field Programmable Gate Array,» EMC Europe 2006,<br />
Barcelona, Spain, September 2006, pp 1-2.<br />
I. chahine 110
Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés<br />
[26] K. Wang, D. Pommerenke, J. Zhang, R. Chundru, « The PCB level ESD immunity<br />
study by using 3 Dimension ESD Scan system,» IEEE International Symposium on<br />
Electromagnetic Compatibility, 2004<br />
[27] B. Wong, A. Mittal, Y. Sao, G. Starr, Nano-CMOS circuit and physical design, Jhon<br />
Wiley & Sons Inc. ISBN 0-471-46610-7, 2005.<br />
[28] LVDS tutorial : http://www.iec.org/online/tutorials/low_voltage/<br />
I. chahine 111
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
Chapitre 3<br />
Modélisation de la susceptibilité conduite<br />
des circuits intégrés aux perturbations<br />
électromagnétiques.<br />
I. chahine 112
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
1. Introduction<br />
La modélisation de la susceptibilité conduite des circuits intégrés est un processus en<br />
cours de développement. A l’heure actuelle, il n’existe aucun modèle normalisé qui permet<br />
de reproduire par simulation la susceptibilité d’un circuit intégré vis-à-vis d’une<br />
perturbation électromagnétique. Pour l’émission, ce modèle est en cours de normalisation et<br />
s’intitule ICEM (integrated circuit emission model).<br />
Par rapport à l’émission, les difficultés rencontrées pour la modélisation de la susceptibilité<br />
sont nombreuses :<br />
1. La diversité des sources de perturbations.<br />
Pour développer un modèle de susceptibilité, les premières choses qu’il faut identifier,<br />
c’est la nature et le type de la perturbation. Afin de pallier ce problème, une méthode<br />
consiste à séparer les sources de perturbations en deux parties: continue et transitoire.<br />
D’un point de vue modélisation, le domaine fréquentiel est plus adéquat pour les sources<br />
de perturbations continues, tandis que le domaine temporel est plus approprié aux<br />
perturbations transitoires.<br />
2. La compréhension du principe de fonctionnement du circuit à modéliser.<br />
Le fonctionnement d’un circuit intégré peut changer considérablement d’un circuit à<br />
l’autre ce qui peut se révéler être un handicap dans toute approche de modélisation<br />
fonctionnelle.<br />
3. Le choix des critères de décision qui est lié étroitement au principe de<br />
fonctionnement du circuit.<br />
La plupart des critères de susceptibilité utilisés reposent sur la génération d’une faute<br />
logicielle ou physique au niveau du circuit intégré. Parmi la multitude de critères de<br />
susceptibilité, nous remarquons aujourd’hui une tendance vers l’adoption d’un critère<br />
unique par les utilisateurs de la méthode DPI. Ce critère consiste à respecter les tolérances<br />
temporelles et en tension du circuit sous test en relation étroite avec les marges de bruit du<br />
circuit.<br />
4. La prise en compte de plusieurs paramètres dans la construction du modèle ;<br />
L’amplitude et la fréquence de la perturbation, l’impédance de la charge en sortie, la<br />
tension d’alimentation, la fréquence du signal nominal pour le domaine fréquentiel, le<br />
temps de montée et de descente et la largeur de l’impulsion pour le domaine temporel.<br />
I. chahine 113
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
Aujourd’hui, la modélisation est devenue une étape incontournable afin de disposer d’une<br />
évaluation partielle ou complète de la susceptibilité du circuit intégré sans avoir recours à<br />
chaque fois à une campagne de mesure. Cette modélisation présente de nombreux<br />
avantages:<br />
Pour un fondeur, l’intérêt est de fournir à l’utilisateur en plus du circuit<br />
intégré, un modèle qui traduit son immunité.<br />
Pour un utilisateur, ce modèle sera défini comme une boite noire à plusieurs<br />
accès (entrée, sortie, etc.) utilisable dans un environnement de simulation<br />
donné.<br />
Ces deux intérêts peuvent converger vers une approche ascendante dite « Bottom-up »<br />
comme le montre la Figure 94. Nous partons de circuits intégrés représentés par une<br />
bibliothèque avec leur modèle d’immunité en passant par la carte électronique où des<br />
simulations CEM sont alors envisagées à l’étape de conception et en arrivant enfin à l’échelle<br />
système où des simulations globales peuvent être envisagées.<br />
Figure 94 : Approche ascendante bottom-up<br />
L’objectif essentiel de ce travail de thèse et de ce chapitre plus particulièrement est de<br />
présenter une méthodologie qui permet de mettre en place les prémices d’un modèle de<br />
susceptibilité. Il sera divisé comme suit :<br />
La première partie dresse un état de l’art sur les modèles représentatifs de l’immunité des<br />
composants en mettant l’accent sur leurs points forts et leurs limitations. La deuxième partie<br />
détaille les différentes approches que nous avons appliquées en vue d’aboutir à la création<br />
d’un modèle de susceptibilité. La troisième partie présente la méthodologie adoptée pour<br />
l’extraction d’un modèle de susceptibilité basé sur une approche neuronale. Enfin, la<br />
dernière partie sera consacrée aux futures améliorations à apporter au modèle.<br />
I. chahine 114
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
2. Etat de l’art sur la modélisation de la susceptibilité conduite des<br />
composants<br />
Des techniques intéressantes ont été développées pour modéliser la susceptibilité des<br />
circuits intégrés, et des travaux récents vont dans le sens de la mise au point d’un modèle<br />
standard.<br />
La première approche est inspirée globalement du modèle ICEM présenté ci-dessous qui est<br />
initialement prévu pour la simulation de l’émission conduite d’un circuit intégré.<br />
Figure 95 : modèle générique d’émission parasite<br />
Cette approche a été menée par l’INSA - Toulouse dans le cadre des travaux de thèse de<br />
Stéphane Baffreau sur la susceptibilité des microcontrôleurs aux agressions<br />
électromagnétiques [1]. Elle consiste à remplacer la source de courant définie dans le modèle<br />
ICEM par une charge résistive dont la valeur varie en fonction de l’intensité de la<br />
perturbation. Le modèle proposé est un modèle d’alimentation puisque l’agression de la<br />
perturbation se fait sur la broche Vdd. Ce modèle est capable de simuler d’une manière<br />
relativement correcte le comportement du circuit sous l’agression d’une onde continue (CW)<br />
dont l’amplitude augmente en fonction du temps.<br />
Figure 96 : modèle de susceptibilité de la broche d’alimentation (S. Baffreau)<br />
I. chahine 115
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
Le modèle tel qu’il est défini est assez simple. Les valeurs des capacités, des selfs et de la<br />
résistance du modèle du cœur sont choisies d’une façon approximative. D’autre part, le<br />
modèle écarte la présence de l’activité interne du composant ; il est donc équivalent à un<br />
élément passif.<br />
Par ailleurs, la simulation du modèle nécessite bien évidemment la définition d’un critère. Le<br />
critère qui a été choisi est celui du « stress de l’alimentation » c’est-à-dire, que pour toute<br />
fluctuation de la tension d’alimentation, en valeur absolue, qui dépasse les 20% de Vdd, le<br />
composant est considéré comme défaillant. Le modèle est simulé en mode transitoire sous le<br />
simulateur PSpice. Les résultats ci-dessous montrent une comparaison entre la simulation et<br />
la mesure.<br />
Figure 97 : comparaison mesure/simulation (S. Baffreau)<br />
Les résultats présentés sont assez encourageants pour une première approche de<br />
modélisation. Cependant, le critère qui a été choisi en mesure n’est pas le même utilisé en<br />
simulation, ce qui pourrait mettre en cause les résultats obtenus. En effet, le critère de mesure<br />
est défini sur une sortie opérationnelle du circuit sous test. Il consiste à dire que dès que le<br />
niveau de perturbation en sortie dépasse le gabarit de 20% fixé, le composant est considéré<br />
comme défaillant. Dans le cas de simulation, ce critère est défini sur le Vdd représenté sur le<br />
synoptique du modèle.<br />
Pour résumer cette approche, nous nous arrêtons sur certains points essentiels :<br />
1. Il n’y a pas de sortie fonctionnelle dans le modèle.<br />
I. chahine 116
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
2. La capacité de couplage utilisée n’est pas parfaite. Elle présente un aspect capacitif<br />
jusqu’à 230 MHz alors que les mesures sont faites jusqu’à 1 GHz. D’un autre côté, la<br />
capacité utilisée présente une impédance supérieure à 10 Ω en BF (1 à 10 MHz)<br />
3. Le modèle néglige complètement l’effet de la source de courant. Or lors d’une<br />
perturbation du composant, ce dernier présente toujours une activité interne qui doit<br />
être prise en compte lors de la phase de modélisation en susceptibilité.<br />
4. Le modèle est relativement simple à extraire.<br />
De même, d’autres travaux ont été menés dans la même optique, en utilisant des modèles<br />
d’impédances simplifiées pour simuler le comportement d’un microcontrôleur agressé sur<br />
son alimentation. Les résultats de ces travaux sont similaires à ceux de S. Baffreau [2].<br />
La deuxième approche de modélisation innovante dans son genre a été proposée par CCR -<br />
EADS et l’INSA Toulouse sur l’élaboration d’un modèle de susceptibilité d’un inverseur<br />
dans le cadre des travaux de thèse d’Enriqué Lamoureux [3-4]. L’idée consiste à créer un<br />
modèle de susceptibilité à partir du modèle IBIS (Input/Output Buffer Information<br />
Specification) et du modèle physique du composant. Cette méthodologie est appliquée sur<br />
un inverseur logique comme le montre la Figure 98.<br />
L’effet du package représenté par le modèle IBIS associé au modèle physique du cœur donne<br />
le modèle global représenté sur la Figure 98. Le modèle du cœur est un CMOS défini par les<br />
données technologiques des transistors NMOS et PMOS qui sont la largeur de grille (W) et la<br />
longueur du canal (L).<br />
Figure 98 : modèle d’immunité d’un inverseur basé sur les données IBIS et technologiques<br />
(E. Lamoureux)<br />
I. chahine 117
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
Ce modèle est intégré dans un modèle plus global qui prend en considération en plus du<br />
modèle de l’inverseur, celui du banc d’agression, de l’oscilloscope afin de rapprocher au<br />
mieux la simulation des résultats de mesures.<br />
Le schéma ci-dessous correspond à l’assemblage des différents modèles évoqués<br />
précédemment.<br />
Figure 99 : modèle global de l’inverseur et de son environnement (E. Lamoureux)<br />
La figure suivante confronte des résultats de simulation et de mesure, avec comme<br />
paramètre la puissance incidente à l’entrée du composant sous test. La puissance retenue est<br />
celle provoquant une variation de la sortie à +/-25% de Vdd.<br />
Figure 100 : comparaison mesure et simulation de la susceptibilité d’un inverseur (E. Lamoureux)<br />
Nous remarquons une bonne corrélation entre les deux courbes avec un écart max de 3 dB<br />
entre simulation et mesure. Les données technologiques des circuits intégrés sont, dans la<br />
plupart du temps, maintenues confidentielles par les constructeurs ce qui représente un<br />
obstacle à l’extension de cette approche. Avec des circuits constitués de plusieurs millions de<br />
portes, nous pensons qu’il est impossible de reproduire leurs fonctionnalités par simple<br />
I. chahine 118
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
association de portes. L’extension de ce modèle pourra être facilement réalisée en possédant<br />
la netlist du cœur du circuit fourni par le fondeur. D’un autre côté en ayant accès à la netlist<br />
et au modèle IBIS, a-t-on réellement besoin de faire un modèle d’immunité qui à priori existe<br />
déjà ?<br />
D’un autre côté, Le modèle du circuit est basé sur une modélisation approximative de<br />
l’impédance d’entrée. La mesure de l’impédance est faite en régime faibles signaux qui ne<br />
tient pas compte des effets non linéaire dus aux diodes de protections et des circuits actifs.<br />
Une corrélation d’impédance n’a pas été testée en forts signaux et différents points de<br />
polarisation.<br />
La troisième approche a été proposée récemment par l’ESEO - Angers et consiste en<br />
l’utilisation du modèle comportemental VHDL/AMS, qui est défini à la base pour la<br />
prédiction de la forme et du niveau du courant interne d’un circuit complexe. Ainsi, il est<br />
possible de calculer le niveau d’émission du circuit pour prédire sa susceptibilité en fonction<br />
de la perturbation appliquée à l’une des broches du circuit. L’avantage de cette approche est<br />
qu’elle prend en compte en plus du modèle du circuit son environnement de mesure (PCB,<br />
alimentation, coupleur, etc.) [5].<br />
La quatrième et dernière approche est celle proposée par Politechnico de Turin connu<br />
également sous le nom de MPILOG (Macromodeling via Parametric Identification of Logic<br />
Gates). Elle vise à établir un modèle mathématique qui permet de prédire l’immunité d’un<br />
circuit intégré soumis à une perturbation continue de type CW. Les premiers résultats<br />
obtenus avec cette méthode sont très prometteurs et iont ouvert la porte vers une extension<br />
du modèle à d’autres types de perturbations [6].<br />
Enfin, d’autres approches à vocation plus industrielle ont été développées. Ces dernières<br />
répondent à des besoins et à des cahiers des charges bien spécifiques et sortent du cadre<br />
d’une approche de modélisation générique de la susceptibilité des composants. Elles<br />
s’inspirent principalement de l’approche ICEM évoquée précédemment [7-9].<br />
Pour conclure sur cet état de l’art, nous constatons que la réalisation d'un modèle de<br />
susceptibilité conduite des circuits intégrés demeure toujours à l’étape embryonnaire. Les<br />
efforts des chercheurs dans ce domaine sont focalisés principalement sur cet aspect afin de<br />
rattraper le retard qu’a accumulé l’immunité par rapport à l’émission.<br />
I. chahine 119
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
3. Modélisation électrique de la susceptibilité conduite d’un circuit<br />
intégré CMOS<br />
La modélisation électrique est un outil de plus en plus employé pour simuler le<br />
comportement en immunité ou bien en émission des circuits intégrés [10]. Elle remplace<br />
souvent les campagnes de mesures qui exigent une mise en place lourde et coûteuse en<br />
terme de travail.<br />
La modélisation électrique des problématiques CEM, et plus particulièrement de la<br />
susceptibilité, n’est pas une procédure simple à mettre en œuvre. Généralement, la<br />
construction du modèle dépend de quelques données confidentielles et difficiles d’accès, ce<br />
qui complexifie la démarche de modélisation et la rend moins performante et moins efficace.<br />
Par ailleurs, nous distinguons deux approches de modélisation électrique : la modélisation<br />
comportementale et fonctionnelle.<br />
Dans la première approche, il s’agit de décrire le comportement en immunité d’un circuit<br />
intégré. Dans cette configuration, l’activité interne du circuit (cœur du circuit) est remplacée<br />
par une charge équivalente. Tandis que l’approche fonctionnelle consiste à fournir un<br />
modèle apte à décrire le fonctionnement du circuit dans son utilisation nominale. Cette<br />
dernière nécessite l’accès aux données technologiques du cœur du circuit intégré.<br />
Il existe sur le marché aujourd’hui des modèles comportementaux qui nous renseignent sur<br />
les éléments constituant les entrées/sorties des circuits intégrés. Ils sont connus sous le nom<br />
IBIS.<br />
3.1. Le modèle IBIS<br />
Le modèle IBIS a été créé par Intel et rendu public en 1993. Actuellement, il est fourni<br />
avec la plupart des circuits intégrés sous forme de fichier de données de type texte<br />
rassemblant les informations techniques sur les entrées/sorties du circuit [11]. Il s’agit entre<br />
autres d’un modèle comportemental afin de préserver la confidentialité technologique du<br />
fabricant.<br />
Les éléments principaux qui constituent le modèle IBIS en entrée/sortie sont les suivants :<br />
Les éléments passifs de l’ensemble {bonding + boîtier} : R_pkg, L_pkg et C_pkg<br />
La capacité d’entrée/sortie du composant : C_comp<br />
Les diodes de protections : Gnd_Clamp et Pwr_Clamp.<br />
Pour les sorties, les transistors de Pull up et Pull down<br />
I. chahine 120
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
Figure 101 : modèle d’IBIS en entrée/sortie<br />
Les caractéristiques des diodes de protection contre les décharges électrostatiques sont<br />
données dans un tableau qui liste la correspondance entre la tension d’entrée et le courant<br />
comme le montre la Figure 102.<br />
Figure 102 : extrait d’un fichier IBIS d’un simple inverseur SN74AHC1GU04<br />
Notons que ces données fournissent la caractéristique statique des diodes de protections,<br />
alors que les paramètres dynamiques tels que la bande passante ou la capacité dynamique ne<br />
sont pas mentionnés. Ces données sont primordiales pour l’étude de la susceptibilité des<br />
circuits intégrés. Malheureusement, elles sont généralement tenues confidentielles par les<br />
fabricants des circuits intégrés.<br />
I. chahine 121
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
3.2. Exploitation des données IBIS<br />
Les données IBIS telles qu’elles sont fournies par le constructeur ne sont pas directement<br />
exploitables sous Pspice [12]. Cependant, il existe des logiciels payants et d’autres gratuits,<br />
proposés par les vendeurs de circuits intégrés ou bien par des développeurs, qui permettent<br />
de faire la conversion du fichier IBIS vers Pspice [13]. Cette conversion est très souvent<br />
partielle et ne garantit pas l’efficacité du modèle d’entrée/sortie proposé par le constructeur.<br />
Afin de limiter la complexité des simulations et le temps de calcul, nous nous sommes<br />
contentés d’une modélisation simplifiée mais assez représentative du comportement du<br />
circuit.<br />
Les données les plus contraignantes à exploiter sont celles des diodes de protections [14]. En<br />
revanche, il est toutefois possible de les modéliser convenablement dans un logiciel de<br />
simulation électrique tel que Pspice ou ADS.<br />
Sous Pspice [15], nous avons développé séparément un modèle simplifié de chacune des<br />
diodes de protection à partir des données IBIS. Ce modèle correspond à une boite noire à<br />
deux accès : anode et cathode, comme le montre la Figure 103.<br />
Figure 103 : modèle de la diode de protection Pwr_clamp sous PSPICE<br />
La simulation est réalisée en deux régimes : statique et dynamique. Nous présentons dans la<br />
Figure 104, la réponse de la diode Pwr_clamp à un signal sinusoïdal d’amplitude 5 V.<br />
D’après la courbe simulée, nous remarquons que la diode entre en conduction quand une<br />
tension positive est appliquée à ses bornes et inversement elle bloque le passage de toute<br />
tension négative. Il s’agit en l’occurrence d’un simple phénomène de redressement mono<br />
alternance assuré par la diode Pwr_clamp.<br />
I. chahine 122
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
Figure 104 : réponse temporelle de la diode de protection Pwr_clamp sous PSpice<br />
Sous ADS [16], la modélisation est faite d’une façon différente. Au lieu d’exploiter<br />
directement les données IBIS, nous avons procédé à une approximation polynomiale d’ordre<br />
10 pour représenter la caractéristique I(V) de la diode. Le polynôme trouvé est encapsulé<br />
dans une boite noire à deux accès.<br />
Comme dans l’approche précédente, nous avons effectué deux types de simulation : statique<br />
et dynamique.<br />
Figure 105 : simulation en régime statique de la diode Gnd_clamp.<br />
Nous remarquons une bonne corrélation entre les résultats de simulation par approximation<br />
polynomiale et ceux du modèle IBIS.<br />
La Figure 106 montre une modélisation globale de l’ensemble de l’étage d’entrée réalisée<br />
sous Pspice. Nous retrouvons les principaux éléments du package, les capacités<br />
d’entrée/sortie et bien évidemment les modèles des diodes de protection.<br />
I. chahine 123
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
Figure 106 : modélisation de l’étage d’entrée<br />
La Figure 107 illustre les résultats de simulation en régime dynamique de l’étage d’entrée du<br />
modèle IBIS.<br />
Les diodes clamp entrent en conduction au moment où une perturbation apparaît à leurs<br />
entrées. Par exemple, la diode Pwr_clamp entre en conduction quand la perturbation<br />
dépasse la valeur seuil de 5 V pour diriger la perturbation vers l’alimentation. Quant à la<br />
diode Gnd_clamp, elle entre en conduction pour diriger vers la masse la perturbation<br />
négative qui se présente à son entrée.<br />
Figure 107 : simulation en régime dynamique du bloc d’entrée<br />
L’étape de modélisation précédente a permis de déduire un modèle d’entrée. Le modèle de<br />
sortie est déduit de la même manière. Cela ouvre la voie par conséquent à un modèle<br />
complet qui sera détaillé par la suite.<br />
I. chahine 124
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
3.3. Modélisation de la susceptibilité conduite d’un simple inverseur<br />
CMOS<br />
A partir des résultats précédents, l’objectif suivant est de construire un modèle électrique<br />
global qui puisse représenter la susceptibilité conduite du circuit intégré vis-à-vis d’une<br />
perturbation électromagnétique de type continu ou modulé. Ainsi plusieurs hypothèses sont<br />
envisageables :<br />
Intercaler entre les deux blocs d’entrée/sortie une simple charge, en l’occurrence une<br />
résistance variable,<br />
Appliquer une charge variable en fonction de la fréquence, un circuit L, C par<br />
exemple,<br />
Insérer les données technologiques du composant à modéliser telles que la largeur et<br />
l’épaisseur du substrat issues de son modèle Pspice ou bien fournies directement par<br />
le constructeur du circuit. L’inconvénient principal de cette méthode réside dans la<br />
disponibilité et l’accessibilité de ces données.<br />
Les différentes hypothèses évoquées précédemment peuvent être regroupées sous le schéma<br />
suivant :<br />
Figure 108 : schéma bloc des possibles approches de modélisation électrique<br />
3.1.1. Calcul de la charge équivalente<br />
La charge est déterminée à partir de mesure des paramètres S du circuit sous test (Cf.<br />
Figure 52). Cette carte possède des pistes adaptées 50 Ω qui nous permettent de relier les<br />
principales broches du circuit à tester aux ports de l’analyseur de réseau afin de réduire les<br />
éventuelles réflexions.<br />
I. chahine 125
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
La Figure 109 présente le modèle électrique équivalent de l’entrée et sortie du circuit sous<br />
test issu des mesures des paramètres S11, S22 et S21. Le circuit possède l’avantage d’avoir<br />
uniquement 4 broches, ce qui évite tout effet de couplage ou d’autres effets non désirables.<br />
La conception des blocs d’entrée et sortie est inspirée des modèles IBIS en entrée et sortie<br />
compatibles haute fréquence. Mais sans introduire, bien évidemment, l’effet des diodes de<br />
protections puisqu’il s’agit de mesure en régime faibles signaux (P incidente = 0 dBm).<br />
Figure 109 : simulation du modèle global sous ADS<br />
La courbe de la Figure 110 représente les résultats de simulation et de mesure de<br />
l’impédance d’entrée du circuit sous test. Une parfaite corrélation entre les deux courbes est<br />
obtenue jusqu’à 1 GHz. Nous remarquons un effet capacitif jusqu’à 350 MHz. Cet effet peut<br />
être modélisé par une capacité de valeur 13 pF approximativement.<br />
Figure 110 : comparaison mesure/simulation de l’impédance d’entrée du circuit sous test<br />
I. chahine 126
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
Pour conclure sur cette approche, nous pouvons relever les points suivants :<br />
Le modèle électrique trouvé n’est pas unique. il existe plusieurs solutions<br />
électriques ou une corrélation parfaite entre les mesures et simulations peut-<br />
être obtenue.<br />
C’est un modèle faibles signaux : ce modèle ne tient pas compte des aspects<br />
non linéaires.<br />
Le critère de susceptibilité ne peut pas être appliqué en simulation. Il est donc<br />
difficile d’exploiter ce modèle dans sa version actuelle. Toutefois, il est<br />
possible d’améliorer ce modèle en lui intégrant les données du cœur qui nous<br />
renseignent entre autres sur l’aspect non linéaire du circuit.<br />
Comme nous disposons du modèle Hspice de l’inverseur CMOS, nous avons cherché à<br />
exploiter les informations technologiques contenues dans ce modèle afin de construire le<br />
modèle complet. Cependant, l’extraction des données technologiques de Hspice n’est pas<br />
évidente. Nous avons rencontré un réel problème au niveau du format des données ainsi que<br />
des problèmes d’incompatibilité de fichiers.<br />
Le manque d’information concernant le cœur du circuit nous a contraints à envisager une<br />
autre approche. Afin de contourner les problèmes de confidentialité, nous avons développé<br />
une méthodologie de modélisation de la susceptibilité conduite des circuits intégrés basée<br />
sur une approche mathématique qui préserve entièrement la confidentialité des données<br />
technologiques du constructeur.<br />
I. chahine 127
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
4. Modélisation mathématique de la susceptibilité conduite<br />
Jadis, la plupart des modèles proposés en électromagnétisme ont été basés sur les<br />
équations de Maxwell. Ces dernières ont constitué une base commune pour les modèles<br />
théoriques destinés à modéliser les phénomènes électriques. Par la suite, diverses approches<br />
de modélisation ont été extraites directement à partir des équations de Maxwell pour<br />
modéliser des phénomènes linéaires, alors que d’autres sont couplées à des résultats de<br />
mesures afin de modéliser des phénomènes non linéaires [17].<br />
Aujourd’hui, le traditionnel concept de modélisation en électromagnétisme est remplacé par<br />
des techniques plus sophistiquées telles que : les méthodes alternatives de logique flou ou bien<br />
les processus de décision en utilisant l’intelligence artificielle associée aux réseaux de neurones<br />
[18-19].<br />
De telles techniques de modélisation, notamment les réseaux de neurones, ou la méthode est<br />
basée sur des algorithmes d’apprentissage employant des données réelles comme le montre<br />
l’algorithme de la Figure 111, peuvent produire des résultats remarquables et également<br />
représenter le système à modéliser comme étant une boite noire à une ou plusieurs<br />
entrée/sortie.<br />
Figure 111 : principe général de modélisation par approche neuronale<br />
Les modèles mathématiques sont généralement représentés sous forme d’une fonction<br />
analytique qui dépend de plusieurs paramètres. Dans notre cas et étant donné que la<br />
susceptibilité conduite d’un circuit intégré dépend fortement de la fréquence et de la<br />
puissance du signal perturbateur, on en déduit par voie de conséquence que la susceptibilité<br />
I. chahine 128
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
d’un circuit intégré est un phénomène dynamique non linéaire comme le montre la Figure<br />
112.<br />
Figure 112 : Exemple de la susceptibilité d’un circuit intégré<br />
A partir des campagnes de mesures que nous avons menées sur certains circuits intégrés et<br />
plus particulièrement sur l’inverseur logique CMOS, nous avons remarqué que la réponse de<br />
ce dernier au signal perturbateur injecté sur son alimentation ou bien sur son entrée est non<br />
linéaire. Ce comportement non linéaire du circuit peut être traduit sous la forme d’une<br />
équation mathématique de la forme :<br />
Y(t) = F(X(t))<br />
Où dans notre cas X(t) représente le niveau de puissance perturbatrice injectée dans le<br />
composant et Y(t) est la tension de sortie après perturbation de l’entrée.<br />
La dépendance temporelle du vecteur d’entrée X nous permet de retrouver l’information sur<br />
la fréquence et sur l’amplitude du signal perturbateur.<br />
A partir des observations précédentes, nous avons pu mettre en place une procédure de<br />
modélisation pour représenter mathématiquement la susceptibilité d’un inverseur. Cette<br />
étude est faite dans un premier temps sur la broche d’alimentation ainsi que sur l’entrée de<br />
l’inverseur. Toutefois, elle peut être généralisée aux autres broches du circuit intégré<br />
(entrée/sortie, masse, horloge, etc.).<br />
La procédure de modélisation se déroule en 4 étapes :<br />
A. Expérimentations par application de la méthode DPI ;<br />
B. Traitement et classification des données ;<br />
C. Approximation par approche neuronale et extraction de la fonction mathématique;<br />
D. Implémentation du modèle neuronal sous un logiciel de simulation type ADS.<br />
I. chahine 129
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
4.1. Expérimentations<br />
Le banc de test de la méthode DPI présenté au chapitre 2 est utilisé. Cependant, le<br />
processus de test est légèrement modifié. Jusqu’à présent nous relevions le niveau de<br />
puissance à partir duquel nous considérions que le composant était défaillant selon un critère<br />
que nous imposions à la sortie du circuit intégré. Etant donné que la notion de critère de<br />
susceptibilité est un concept relatif, dans notre approche mathématique, il est nécessaire de<br />
relever tous les niveaux de perturbation en entrée et en sortie autour du niveau bas et haut<br />
comme le montre l’algorithme de la Figure 113.<br />
Figure 113 : algorithme DPI relatif à l’approche mathématique<br />
Le niveau critique de puissance correspond en effet à un niveau de perturbation important<br />
en sortie qu’on juge suffisant et qui risque d’endommager le circuit, par exemple un niveau<br />
de puissance supérieur à 30 dBm. Ce niveau ne peut pas être prédéfini, une campagne de<br />
mesures préliminaires s’avère toujours indispensable afin de mieux cerner les limites de<br />
défaillance du circuit.<br />
I. chahine 130
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
4.1.1.1. Injection sur l’alimentation (Vdd)<br />
Dans le cas d’une injection sur l’alimentation, le signal perturbateur est superposé à la<br />
composante continue Vdd. La perturbation apparaît sur le niveau haut et bas du signal de<br />
sortie comme l’illustre la Figure 114. Sa fréquence est la même que celle du signal<br />
perturbateur, mais son amplitude est certainement différente.<br />
Figure 114 : répartition de la perturbation sur le signal de sortie dans le cas d’injection sur Vdd<br />
La forme d’onde du signal perturbateur en sortie est identique à celle du signal d’entrée.<br />
Aucun redressement du signal n’est identifié, ceci s’explique par l’absence des diodes de<br />
protections. Par ailleurs, le fichier IBIS du dispositif sous test ne dévoile aucune information<br />
sur la présence de telles diodes sur la broche d’alimentation. Ces dernières sont uniquement<br />
présentes sur les broches d’entrée/sortie.<br />
L’amplitude de la perturbation en sortie du dispositif sous test varie en fonction de la<br />
fréquence pour une même puissance injectée. Nous avons remarqué pour ce cas d’étude que<br />
le niveau de la perturbation est plus important autour du niveau haut qu’autour du niveau<br />
bas pour les fréquences inférieures à 500 MHz et inversement pour les fréquences<br />
supérieures à 500 MHz. Bien évidemment ce constat n’est pas généralisable pour tous les<br />
circuits. A l’heure actuelle, nous n’avons aucune explication scientifique concluante de ce<br />
phénomène. Toutefois, nous pouvons évoquer deux hypothèses possibles :<br />
l’architecture interne du circuit intégré fait en sorte que la perturbation lors de sa<br />
propagation à l’intérieur du circuit est acheminée dans un sens (vers la sortie) ou<br />
dans un autre (la masse, l’entrée ou bien le Vdd). Notons que l’architecture du circuit<br />
est inconnue ;<br />
un éventuel retour à la masse de la perturbation aux fréquences supérieures dû<br />
notamment à l’environnement de mesure.<br />
I. chahine 131
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
Nous assumons que ce comportement fait partie de la susceptibilité du circuit, sa maîtrise ou<br />
non n’affecte pas la démarche de modélisation.<br />
4.1.1.2. Injection sur l’entrée<br />
Moyennant de légères modifications, le principe d’injection sur l’entrée s’effectue<br />
pratiquement de la même manière que sur l’alimentation. Le signal en entrée est couplé à la<br />
perturbation RF alors que l’alimentation est directement reliée à la broche Vdd du circuit<br />
comme le montre la Figure 115.<br />
La perturbation se superpose en sortie aux niveaux haut et bas. Elle apparaît écrêtée sur les<br />
deux niveaux du signal logique. Ce phénomène s’explique par l’intervention des diodes de<br />
protections qui entrent en conduction pour limiter tout dépassement du signal perturbateur.<br />
Figure 115 : répartition de la perturbation sur le signal de sortie dans le cas d’injection sur E<br />
Remarque : les formes d’ondes en sortie peuvent prendre pour certaines fréquences des<br />
allures différentes de celles représentées sur la Figure 115. En d’autre terme, l’écrêtage<br />
engendré par les diodes de protections n’est pas parfait. Donc, pour simplifier l’étape de<br />
modélisation qui suit, nous pouvons assumer que la forme d’onde correspond bien à celle<br />
d’un écrêtage parfait. Puisque dans le tracé de la courbe de susceptibilité, nous nous<br />
intéressons à l’amplitude de la perturbation qui dépasse et non pas à sa forme d’onde.<br />
À partir des observations précédentes, il est possible de quantifier la forme d’onde en sortie<br />
pour toute injection de type continu sur une ou plusieurs broches d’un circuit sous test et<br />
d’élaborer ainsi un modèle de susceptibilité équivalent.<br />
I. chahine 132
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
4.2. Traitement des données<br />
La deuxième étape correspond à la création des vecteurs échantillons d’entrée et sortie.<br />
Ces vecteurs échantillons représentent la discrétisation temporelle d’une période des<br />
perturbations relevées en entrée et en sortie.<br />
Si la perturbation en entrée du circuit sous test (broche d’alimentation ou bien broche<br />
d’entrée) est un signal RF sinusoïdal, en sortie nous obtenons une perturbation RF avec ou<br />
sans écrêtage comme cela a été présenté précédemment. Dans ce cas, nous représentons une<br />
période de l’onde perturbatrice et son effet en sortie par un vecteur de 9 points. Ce dernier<br />
est le résultat de la discrétisation de la période considérée comme illustré sur la Figure 116.<br />
Figure 116 : échantillonnage sur 9 points d’un signal continu<br />
La perturbation sur l’entrée varie en fonction de l’amplitude et de la fréquence (principe<br />
d’injection par DPI) comme le montre la Figure 117 . L’amplitude ou bien le niveau de<br />
perturbation injectée correspond à la puissance transmise au dispositif sous test qui<br />
correspond à la puissance incidente sur la broche sous test.<br />
Figure 117 : représentation de la perturbation en entrée du dispositif sous test<br />
I. chahine 133
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
A partir des données relevées, nous pouvons créer 4 vecteurs :<br />
X(t), ðX(t)/ðt, Y1(t) et Y2(t).<br />
X(t) et ðX(t)/ðt représentent respectivement l’amplitude d’entrée de la<br />
perturbation transmise au composant et sa dérivée première.<br />
Y1(t) et Y2(t) représentent l’amplitude de la tension de sortie autour des niveaux<br />
logiques haut et bas.<br />
La quantité d’éléments dans chaque vecteur dépend des paramètres suivants : le pas<br />
d’échantillonnage choisi, le nombre de puissances relevées et le nombre de fréquences<br />
considérées. Pour déterminer la taille d’un vecteur, il suffit d’effectuer le produit de ces trois<br />
paramètres.<br />
Remarque : Les vecteurs dérivés nous renseignent sur l’information fréquentielle contenue<br />
dans le signal perturbateur.<br />
4.2.1. Constitution des vecteurs d’entrée et de sortie<br />
Les vecteurs d’entrée et sortie sont regroupés sous forme de fichier texte. Les données<br />
sont calculées et classées de la manière suivante dans un fichier excel.<br />
Figure 118 : classement des données<br />
I. chahine 134
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
La puissance incidente exprimée en dBm est convertie en tension incidente exprimée en volt.<br />
Le vecteur associé est X(t).<br />
Ces vecteurs de données sont utilisés dans la suite pour l’apprentissage du réseau de<br />
neurones.<br />
4.3. Approximation par approche neuronale<br />
4.3.1. Principe de la modélisation comportementale<br />
L’élaboration et l’utilisation des modèles sont étroitement liées au niveau hiérarchique de<br />
description du composant ou du circuit intégré à modéliser. Par ailleurs, le choix du type de<br />
modèle dépend du degré de connaissance des phénomènes à décrire ainsi que des ressources<br />
informatiques nécessaires à une intégration efficace dans un environnement de simulation<br />
[20].<br />
Les modèles peuvent être classés en trois catégories : le premier modèle, dit modèle<br />
composant ou « boite blanche » correspond au niveau de description le plus complet. Il<br />
permet entre autres de modéliser des phénomènes par des lois physiques connues sous<br />
forme d’équations analytiques. L’utilisation de ce type de modèle nécessite des moyens et<br />
des temps de calculs colossaux.<br />
Le deuxième type de modèle, dit modèle circuit ou « boite grise », fait appel à des équations<br />
mathématiques qui n’ont pas directement un sens physique ou un schéma équivalent pour<br />
décrire certains phénomènes. A l’instar du modèle précédent, ce modèle peut devenir<br />
gourmand en termes de calculs si nous cherchons à estimer les performances globales d’un<br />
système.<br />
Le troisième et dernier modèle est le modèle comportemental ou modèle « boite noire ».<br />
C’est celui qui va faire l’objet de la partie qui va suivre. L’objectif principal de ce modèle est<br />
de permettre la simulation d’un système intégrant plusieurs paramètres et ceci pour des<br />
temps de simulation modestes. Ces modèles sont capables de représenter n’importe quel<br />
système par la connaissance d’une fonction reliant ses excitations d’entrée et de sortie. Par<br />
conséquent, ce type de modèle est particulièrement bien adapté à la description du<br />
phénomène de susceptibilité de circuits intégrés vis-à-vis d’une perturbation<br />
électromagnétique de type CW. Il offre l’avantage d’être indépendant de la technologie et de<br />
la nature du dispositif à modéliser.<br />
La représentation symbolique d’un dispositif non linéaire est donnée par la figure ci-<br />
dessous :<br />
I. chahine 135
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
Figure 119 : synoptique d’un système non linéaire<br />
La formulation mathématique générale pour la description d’un tel phénomène est donnée<br />
par l’équation suivante :<br />
p<br />
q<br />
⎛ ∂ y(<br />
t)<br />
∂y(<br />
t)<br />
∂ y(<br />
t)<br />
∂x(<br />
t)<br />
⎞<br />
⎜ ,..., , ( ), ,..., , x(<br />
t)<br />
⎟<br />
NL y t<br />
= 0 (3.1)<br />
p<br />
⎝ ∂t<br />
∂t<br />
∂t<br />
∂t<br />
⎠<br />
f1 q<br />
Les indices p et q sont ici pris, par notation, positifs pour les dérivées et négatifs pour les<br />
intégrales. C’est la forme générale d’une équation différentielle non linéaire.<br />
Cette formulation est dite formulation implicite. Si on considère une représentation des<br />
p<br />
∂ y(<br />
t)<br />
signaux en temps discret utilisée pour le traitement par calculateur, on a qui p<br />
∂t<br />
∂ qy(<br />
t)<br />
s’exprime en fonction de y( t),<br />
y(<br />
t − Δτ<br />
),..., y(<br />
t − pΔτ<br />
) et qui s’exprime en fonction de<br />
q<br />
∂t<br />
x( t),<br />
x(<br />
t − Δτ<br />
),..., x(<br />
t − qΔτ<br />
) on peut écrire :<br />
2<br />
( y(<br />
t − Δτ<br />
), y(<br />
t − 2Δτ<br />
),..., y(<br />
t − pΔτ<br />
), x(<br />
t),<br />
x(<br />
t − Δτ<br />
), x(<br />
t − 2Δτ<br />
),..., x(<br />
t − qΔτ<br />
) ) = 0<br />
f NL (3.2)<br />
C’est une écriture de la réponse d’un filtre à réponse impulsionnelle infinie soit :<br />
( y(<br />
t − Δτ<br />
), y(<br />
t − 2Δτ<br />
),..., y(<br />
t − pΔτ<br />
), x(<br />
t),<br />
x(<br />
t − Δτ<br />
), x(<br />
t − 2Δτ<br />
),..., x(<br />
t − Δ ) )<br />
y( t)<br />
= f 3NL q τ (3.3)<br />
Une simplification est obtenue en considérant une hypothèse de mémoire finie, soit :<br />
q ⎛ ∂ y(<br />
t)<br />
∂x(<br />
t)<br />
⎞<br />
( t)<br />
= f 4 ⎜ ,..., , x(<br />
t)<br />
⎟<br />
NL = 0 (3.4)<br />
⎝ ∂t<br />
∂t<br />
⎠<br />
y q<br />
Cette formulation est dite formulation explicite. La formulation en temps discret est :<br />
( x(<br />
t),<br />
x(<br />
t − Δτ<br />
), x(<br />
t − 2Δτ<br />
),..., x(<br />
t − Δ ) )<br />
y( t)<br />
= f5<br />
NL q τ (3.5)<br />
L’équation ci-dessus est caractéristique d’un filtre non linéaire non récursif.<br />
En résumé, la problématique de modélisation du comportement d’un dispositif non linéaire<br />
consistera à déterminer de façon judicieuse la forme à donner aux fonctions décrites<br />
précédemment ainsi que la méthode et le choix des signaux nécessaires à son identification.<br />
Nous pouvons en tirer deux hypothèses : statique et dynamique selon lesquelles la sortie du<br />
dispositif non linéaire dépend ou pas de l’entrée.<br />
I. chahine 136
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
Hypothèse statique : c’est le cas où l’on considère que la sortie du dispositif à modéliser est<br />
indépendante de la vitesse de variation du signal d’entrée. Deux formulations sont possibles,<br />
une formulation implicite :<br />
et une formulation explicite :<br />
( y(<br />
t),<br />
x(<br />
t)<br />
) = 0<br />
f NL (3.6)<br />
y NL<br />
( x(<br />
) )<br />
( t)<br />
= f t (3.7).<br />
Cette hypothèse sous-entend que si le signal d’entrée varie, comme dans le cas d’une<br />
modulation, la réponse est obtenue instantanément. Dans l’écriture en temps discret, les<br />
signaux sont représentés par des vecteurs à une dimension x(t) et y (t)<br />
, t est l’instant<br />
d’observation présent. Les méthodes d’identification de tels modèles sont assez simples et<br />
bien maîtrisées. Elles reposent sur l’utilisation de signaux CW non modulés dont on fait<br />
varier uniquement le niveau. La fréquence est prise typiquement au centre de la bande<br />
d’intérêt.<br />
Dans la pratique des systèmes similaires sont quasi-inexistants, il convient alors de définir<br />
une catégorie de modèles, dits à mémoire ou encore modèles dynamiques, capable d’intégrer<br />
la notion de vitesse de variation du signal d’excitation.<br />
Hypothèse dynamique : c’est le cas où l’on tient compte de l’état des signaux d’entrée et de<br />
sortie aux instants passés par l’équation (3.1) en toute généralité. Cette équation précise que<br />
la sortie et ses dérivées successives sont reliées non linéairement à l’entrée et à ses dérivées<br />
successives. Si on considère des signaux à temps discrets, on adopte l’expression (3.3) en<br />
formulation implicite ou (3.5) en formulation simplifiée que nous retiendrons par la suite et<br />
que nous rappelons ci-dessous :<br />
( x(<br />
t),<br />
x(<br />
t − Δτ<br />
), x(<br />
t − 2Δτ<br />
),..., x(<br />
t − Δ ) )<br />
y( t)<br />
= f NL q τ (3.8)<br />
qΔτ représente alors la durée de mémoire du dispositif, f NL apparaît comme une fonction<br />
non linéaire multidimensionnelle de dimension q + 1 .<br />
Les approches envisagées qui diffèrent, soit par la forme mathématique adoptée pour la<br />
représentation de cette fonction multidimensionnelle, soit par les méthodes d’identification<br />
utilisées, donnent lieu à plusieurs structures de modèle à mémoire.<br />
Le principe de base des modèles non linéaires peut alors paraître relativement simple : il<br />
s’agit de déterminer une forme appropriée de la fonction f NL capable de représenter la<br />
fonction donnée en expression (3.5) sur un espace de définition souhaité. La méthode la plus<br />
utilisée pour cela est de considérer une superposition linéaire de fonctions de base :<br />
I. chahine 137
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
K<br />
= f NL ∑<br />
i=<br />
1<br />
( ... ) = FNL<br />
( ... ) = i.<br />
i<br />
y( t)<br />
α Φ (3.9)<br />
Les K fonctions de bases i Φ sont alors constantes. Les coefficients α i varient de manière non<br />
linéaire sur l’ensemble de définition du vecteur d’entrée constitué des n variables d’entrées<br />
retenues. Ainsi conformément à l’équation (3.5), les variables sont les valeurs du signal<br />
d’entrée aux instants présents et précédents. On peut alors voir rapidement la difficulté liée à<br />
l’aspect multidimensionnel du problème pour les non linéarités à mémoire.<br />
Plusieurs méthodes sont développées pour la formulation de ces fonctions de base. Parmi les<br />
plus courantes nous retiendrons les modèles polynomiaux et les réseaux de neurones. En<br />
bref, l’approche polynomiale peut être obtenue en réalisant un développement en série de<br />
Taylor de la fonction FNL ou en d’autres termes un développement en série de puissance [20].<br />
D’un autre côté, une approche neuronale peut en théorie « apprendre » et « généraliser » à<br />
partir des données, une relation multidimensionnelle du type :<br />
( x x , x x )<br />
y = f ,..., (3.10)<br />
0 , 1 2<br />
Pour notre cas d’étude, nous avons opté pour cette approche de modélisation comme étant<br />
un moyen fiable et relativement simple à mettre en œuvre pour approximer une fonction<br />
non linéaire.<br />
Ce principe peut être appliqué à l’équation générale présentée dans la première partie de ce<br />
chapitre, à savoir :<br />
( x(<br />
t),<br />
x(<br />
t − Δτ<br />
), x(<br />
t − 2Δτ<br />
),..., x(<br />
t − Δ ) )<br />
y( t)<br />
= f NL q τ (3.11)<br />
L’intérêt de ce type d’outils pour les problématiques de modélisation comportementale s’est<br />
accru lors de ces dernières années [21-22]. De nombreux types de réseaux de neurones ont<br />
été ainsi développés pour différentes applications.<br />
Avant de préciser le choix du réseau ainsi que la méthodologie qui a été mise en place, il<br />
nous semble judicieux de faire le point sur ces moyens de calcul innovants, précis et<br />
robustes.<br />
4.3.2. Introduction sur les réseaux de neurones<br />
Le concept de réseaux de neurones artificiels est inspiré bien évidemment des réseaux de<br />
neurones biologiques. Ces derniers, maillons essentiels du cerveau, sont bien plus lents que<br />
les portes logiques d’un circuit intégré ; cependant, leurs interférences sont bien plus rapides<br />
qu’un processeur de dernière génération [23].<br />
I. chahine 138<br />
n
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
Les réseaux de neurones artificiels ont permis de résoudre plusieurs problèmes variés dans<br />
différents secteurs tels que l’aérospatiale, l’électronique, l’automobile, la défense, la finance,<br />
etc.<br />
Parmi les solutions apportées dans le domaine de l’électronique, nous retiendrons<br />
l’approximation des fonctions non linéaires. En effet, le problème de susceptibilité conduite<br />
d’un composant électronique peut être réduit à une fonction mathématique, non linéaire qui<br />
relie une ou plusieurs sortie(s) à une ou plusieurs entrée (s).<br />
Dans la plupart des réseaux de neurones, deux étapes sont essentielles : la première est la<br />
phase d’apprentissage où les poids des connexions sont modifiés selon une règle<br />
d’apprentissage. La deuxième est la phase d’exécution où les poids ne sont plus modifiés.<br />
En général, l’apprentissage des réseaux de neurones est effectué de sorte que pour une entrée<br />
particulière présentée au réseau corresponde une cible spécifique. L’ajustement des poids se<br />
fait par comparaison entre la réponse du réseau (ou sortie) et la cible, jusqu’à ce que la sortie<br />
corresponde au mieux à la cible comme l’explique la Figure 120 [24].<br />
Figure 120 : principe général de fonctionnement d’un réseau de neurones<br />
Il existe trois modes d’apprentissage pour les réseaux de neurones : supervisé, non supervisé<br />
et hybride.<br />
Un apprentissage supervisé consiste à fournir au réseau la réponse attendue (la cible) pour<br />
une entrée donnée. Dans ce cas, les poids sont déterminés pour que le réseau fournisse une<br />
réponse aussi proche que possible de la réponse attendue. Inversement, un apprentissage<br />
non supervisé ne nécessite aucune information sur la sortie attendue. Mais en revanche, il<br />
doit explorer la structure sous-jacente ou bien la corrélation entre ses données pour trouver<br />
la sortie attendue. Enfin, l’apprentissage hybride qui combine les deux approches, à savoir<br />
qu’une partie des poids est déterminée par l’intermédiaire d’un apprentissage supervisé et<br />
que l’autre partie l’est à l’aide d’un apprentissage non supervisé.<br />
I. chahine 139
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
L’apprentissage permet aux réseaux de neurones de réaliser des tâches complexes dans<br />
différents types d’application (classification, identification, reconnaissance de caractères, de<br />
la voix, vision, système de contrôle…). Une fois l’apprentissage du réseau réalisé, le réseau<br />
est prêt à être exécuté afin de calculer la fonction demandée.<br />
Les réseaux de neurones sont groupés en deux grandes catégories selon leurs modes<br />
d’apprentissage, leurs topologies de connexions ainsi que d’autres paramètres typiques à<br />
certains types de réseaux. Le diagramme ci-dessous récapitule les différents types de réseaux<br />
de neurones.<br />
Figure 121 : les différents types de réseaux de neurones<br />
Notre choix de réseaux s’est orienté vers les perceptrons multicouches, ces derniers étant les<br />
réseaux les mieux adaptés et les plus appropriés à notre problématique de modélisation.<br />
4.3.2.1. Les perceptrons multicouches<br />
Ces réseaux sont apparus au milieu des années 80 et ils constituent une version optimisée<br />
du premier réseau classique, le perceptron. Ce dernier est formé d’une seule couche (un<br />
ensemble de connexions suivies de nœuds) et il possède une seule sortie à laquelle toutes les<br />
entrées sont connectées. Son handicap majeur réside dans le fait qu’il ne peut pas traiter des<br />
fonctions complexes telles que les fonctions non linéaires. Ce traitement nécessite des<br />
frontières plus complexes, et par conséquent la superposition de plusieurs couches comme le<br />
montre la figure ci-dessous.<br />
I. chahine 140
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
Figure 122 : schéma d’un perceptron multicouche<br />
La superposition de plusieurs couches de traitement permet de réaliser des associations non<br />
linéaires entre l’entrée et la sortie. C’est-à-dire il n’y a pas de connexions intracouches et les<br />
connexions intercouches se font uniquement dans le sens de propagation du signal.<br />
Les domaines d’application des perceptrons multicouches sont ceux de l’approximation de<br />
fonctions, la reconnaissance de formes, le traitement du signal ou bien le diagnostic, etc.<br />
La Figure 123 présente l’exemple d’un perceptron multicouches possédant 3 couches (une<br />
couche d’entrée, une couche cachée et une couche de sortie) et deux fonctions de<br />
transfert (une fonction sigmoïde et une fonction linéaire). Nous retrouvons sur chaque<br />
couche, un certain nombre de neurones (par exemple pour ce cas de figure : 4 sur la couche<br />
cachée et 3 sur la couche de sortie) qui varie bien évidemment en fonction de la complexité<br />
de la fonction à approximer.<br />
Cette architecture est souvent utilisée pour l’approximation des fonctions non linéaires [24].<br />
Selon la complexité de la fonction à approximer, le nombre de couches ainsi que le nombre<br />
de neurones par couches augmentent considérablement, ce qui engendre par conséquent un<br />
temps de simulation plus long.<br />
Figure 123 : architecture classique d’un perceptron multicouches<br />
I. chahine 141
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
La relation générale reliant la sortie d’un neurone à l’entrée associée est la suivante:<br />
m<br />
j j<br />
j j−1<br />
j<br />
a i = f i ( x)<br />
= f ( ∑ Wk<br />
−ia<br />
k + bi<br />
) (3.12)<br />
k = 1<br />
j<br />
m est le nombre d’entrée, i est le nombre de neurone courant dans la couche j et W − est le<br />
facteur de poids reliant le neurone i,j au neurone k, j-1.<br />
Pour l’architecture du réseau présentée à la Figure 123, la fonction f est remplacée par tansig,<br />
une fonction mathématique qui représente la tangente sigmoïde d’un signal.<br />
m<br />
j j<br />
j j−1<br />
j<br />
a i = f i ( x)<br />
= tan sig(<br />
∑ IWk<br />
−ia<br />
k + bi<br />
) (3.13)<br />
La relation qui existe entre la couche cachée et la couche d’entrée est la suivante :<br />
2<br />
k=<br />
1<br />
2 2<br />
2 1 2<br />
2 1 2 1 2<br />
a4 f 4 ( x)<br />
= tan sig(<br />
IWk<br />
− ia<br />
k + b4<br />
) = tan sig(<br />
IW0<br />
a1<br />
+ IW1<br />
a2<br />
+ b4<br />
) (3.14)<br />
= ∑<br />
k = 1<br />
Pour un choix judicieux du nombre de couches, de neurones par couches ainsi que les<br />
fonctions de transfert, il faut prendre en compte des paramètres supplémentaires comme le<br />
choix de l’algorithme d’apprentissage. Ce dernier doit répondre à une contrainte majeure :<br />
une bonne convergence dans un temps relativement réduit. Toutefois, ce compromis ne peut<br />
pas être atteint facilement parce que la convergence du réseau est liée à plusieurs facteurs : la<br />
complexité du problème, la taille des vecteurs d’apprentissage, les coefficients de<br />
pondération, l’erreur fixée, le type d’application s’il s’agit d’une reconnaissance de forme ou<br />
l’approximation d’une fonction non linéaire.<br />
Il existe un certain nombre d’algorithmes qui fonctionnent avec le perceptron multicouches,<br />
ci-dessous une liste exhaustive :<br />
Algorithme Acronyme<br />
Levenberg – Marquardt LM<br />
BFGS Quasi-Newton BFG<br />
Resilient Backpropagation RP<br />
Scaled Conjugate Gradient SCG<br />
Conjugate Gradient with Powell/Beale Restarts CGB<br />
Fletcher-Powell Conjugate Gradient CGF<br />
Polak-Ribiére Conjugate Gradient CGP<br />
One-Step Secant OSS<br />
Variable Learning Rate Backpropagation GDX<br />
Tableau 9 : les algorithmes d’apprentissage utilisés avec le perceptron multicouches<br />
I. chahine 142<br />
k<br />
i
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
Chacun de ces algorithmes présente des particularités pour la résolution d’un problème<br />
donné. Pour notre application, nous avons retenu le premier algorithme du tableau (LM)<br />
connu pour son efficacité et sa rapidité à converger.<br />
Le réseau est conçu et simulé en utilisant la toolbox « neural network backpropagation » du<br />
logiciel Matlab. Les vecteurs d’entrées (X(t), ðX(t)/ðt) ainsi que les vecteurs de sortie (Y1(t),<br />
Y2(t)) ont servi de base d’apprentissage pour le réseau.<br />
Il existe deux possibilités pour concevoir et simuler un réseau de neurones sous matlab, soit<br />
en utilisant directement l’interface graphique proposée par la toolbox, ou bien en<br />
développant son propre code. Le problème de l’interface réside dans la limitation des<br />
fonctionnalités proposées (un choix très réduit des fonctions de transferts, du nombre de<br />
couches, etc.). Cette dernière est destinée beaucoup plus à la conception de réseaux simples.<br />
Tandis qu’en développant son propre code, nous pouvons palier toutes ces restrictions et par<br />
conséquent nous disposons d’un large choix pour la conception d’architectures plus<br />
complexes et plus appropriées aux cas à traiter.<br />
La performance d’un réseau peut être mesurée par l’erreur due à la phase d’apprentissage.<br />
Toutefois, il est toujours recommandé d’exploiter la réponse du réseau plus en détail. Trois<br />
paramètres : m, b et r symbolisent cette performance [24-25]. Une corrélation idéale entre la<br />
sortie et le but correspond à : m=1, b=0 et r =1 comme nous le montre la Figure 124.<br />
4.3.3. Résultats<br />
Figure 124 : paramètres de convergence d’un réseau de neurones<br />
Dans ce paragraphe, nous allons valider l’approche de modélisation proposée dans le cas<br />
d’injection d’une perturbation RF sur l’alimentation (Vdd) ainsi que sur l’entrée (E) de<br />
I. chahine 143
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
l’inverseur. Pour cela, nous allons appliquer la méthode DPI, avec l’algorithme modifié, dans<br />
la bande 50 MHz – 1 GHz par pas de 50 MHz. Le pas choisi est largement suffisant pour<br />
avoir une représentation précise de la susceptibilité du circuit.<br />
4.3.3.1. Modèle d’alimentation (Vdd)<br />
A partir des précédentes observations, nous pouvons définir « théoriquement » deux<br />
fonctions analytiques : la première représentant le comportement non linéaire du circuit<br />
autour du niveau haut sur toute la bande de fréquences et la seconde le comportement du<br />
circuit autour du niveau bas.<br />
Dans certains cas, les fortes variations du niveau de la perturbation en sortie peuvent<br />
influencer considérablement sur la convergence du réseau de neurones, donc une solution<br />
particulière consiste à découper la bande de fréquences en deux bandes de fréquences.<br />
Dans le cas d’une injection sur l’alimentation, nous avons bien remarqué que la perturbation<br />
en sortie n’est pas équitablement répartie sur les niveaux haut et bas, à savoir que pour les<br />
fréquences inférieures à 500 MHz, le niveau de la perturbation est fort présent sur le niveau<br />
haut et inversement pour les fréquences supérieures à 500 MHz.<br />
Afin de mieux simplifier la convergence du réseau, nous avons modélisé la susceptibilité du<br />
circuit uniquement sur ces deux bandes de travail. Nous avons donc défini tout simplement<br />
deux fonctions mathématiques dont chacune représente la susceptibilité du circuit sur la<br />
bande de fréquences concernée.<br />
La complexité des fonctions analytiques dépend du nombre de couches, le nombre de<br />
neurones par couche et le choix des fonctions de transfert. Toutefois, leurs avantages majeurs<br />
résident dans le fait qu’elles sont capables de reproduire parfaitement le réseau et par<br />
conséquent de traduire l’immunité du circuit.<br />
Les deux courbes de la Figure 125 montrent une comparaison entre les résultats de mesure<br />
(courbe bleue) et de simulation par réseau de neurones (courbe rouge) pour les échantillons<br />
de la tension en sortie de l’inverseur autour du niveau logique haut (5 V). Ces niveaux de<br />
tensions sont obtenus pour une série de puissance incidente injectée sur la broche<br />
d’alimentation, dans la sous bande de fréquences [50 -500] MHz.<br />
I. chahine 144
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
Figure 125 : comparaison mesure et simulation autour du niveau logique haut sur la bande [50 -<br />
500] MHz<br />
Nous remarquons une bonne corrélation entre les résultats de la mesure et de la simulation<br />
(m=0,8 ; b=0,065 et r = 0,99) pour pratiquement toutes les fréquences à défaut de quelques<br />
points de fréquence où la convergence n’est pas totalement atteinte. Ceci va se traduire par la<br />
suite par un certain écart au niveau des courbes de susceptibilité.<br />
Par ailleurs, si nous faisons un zoom sur une fréquence, par exemple la fréquence de<br />
400MHz, nous trouvons une parfaite concordance entre la mesure et la simulation par réseau<br />
comme le montre la Figure 126.<br />
Figure 126 Zoom sur la fréquence de 400 MHz<br />
Remarque : Pour certaines valeurs de puissance, nous trouvons un léger dépassement du<br />
réseau qui reste bien entendu négligeable pour ce cas de figure, alors que dans d’autres cas<br />
de figures, il peut avoir des conséquences indésirables.<br />
I. chahine 145
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
Afin de couvrir toute la bande de fréquences, il faut modéliser également l’autre moitié de la<br />
bande [550 - 1000] MHz. Dans cette bande, la perturbation en sortie est du côté du niveau<br />
logique bas, donc nous représentons les deux courbes de la même manière que nous l’avons<br />
fait auparavant. La Figure 127 montre les résultats de mesure (en bleu) et de simulation par<br />
réseau (en rouge). Une bonne convergence est constatée pour toutes les fréquences (m=0,987;<br />
b=0,025 et r = 0,993).<br />
Figure 127 Comparaison mesure et simulation autour du niveau logique bas [550 – 1000] MHz<br />
Un zoom sur une des fréquences dans la bande [550 – 1000] MHz, par exemple à 650 MHz,<br />
montre une parfaite concordance entre mesure et simulation.<br />
Figure 128 : zoom sur la fréquence de 650 MHz<br />
A partir des résultats précédents, il est bien évidemment possible d’extraire la courbe de<br />
susceptibilité du composant pour n’importe quel critère choisi, ce qui représente un des gros<br />
avantages de cette approche de modélisation. Pour cela, il faut suivre les étapes suivantes :<br />
définir un critère au choix par exemple +/- 20%, +/-30% ou bien +/- 40% de la<br />
tension de sortie<br />
I. chahine 146
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
tracer les deux droites sur la courbe ci-dessus<br />
extraire le rang et la valeur de la puissance qui dépasse le niveau fixé pour chaque<br />
point de fréquence.<br />
Ci-après les deux courbes de susceptibilité obtenues avec deux critères différents : +/- 30%<br />
et +/- 40%.<br />
Figure 129 : courbe de susceptibilité en sortie pour un critère de +/-30% en sortie<br />
Figure 130 : courbe de susceptibilité en sortie pour un critère de +/-40% en sortie<br />
L’écart de 2 dB que nous constatons entre les courbes de mesure et de simulation est dû en<br />
effet au pas de puissance choisi lors de la constitution du fichier d’apprentissage. Nous<br />
avons choisi cet écart afin de minimiser la taille des vecteurs d’entrée et de sortie et par<br />
conséquent d’assurer une bonne convergence du réseau.<br />
L’étape suivante consiste à extraire les niveaux de susceptibilité pour l’injection d’une<br />
perturbation continue sur l’entrée de l’inverseur CMOS. \<br />
I. chahine 147
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
4.3.3.2. Modèle d’entrée<br />
La procédure de l’extraction du modèle de susceptibilité sur l’entrée s’effectue de la<br />
même manière que sur l’alimentation. La seule grande différence réside dans la modélisation<br />
des signaux de sorties.<br />
Pour les mêmes raisons de simplification de l’architecture du réseau de neurones et afin de<br />
mieux optimiser le temps de simulation, nous avons divisé la bande de fréquences en deux<br />
sous bandes : une première s’étalant de 50 MHz jusqu’à 500 MHz et une deuxième de 550<br />
MHz jusqu’à 1 GHz.<br />
Les courbes de la Figure 131 montrent une comparaison entre les résultats de mesure<br />
(courbes en bleu) et les résultats de simulation (courbes en rouge) à la sortie de l’inverseur<br />
pour une injection sur l’entrée.<br />
a b<br />
Figure 131 : a. comparaison mesure/simulation autour du niveau haut [50 - 500] MHz et<br />
b. comparaison mesure/simulation autour du niveau haut [550 - 1000] MHz<br />
Si nous faisons un zoom sur l’une des fréquences, nous constatons une bonne corrélation<br />
entre les mesures et simulations. Cette convergence n’est pas aussi parfaite pour tous les<br />
points de puissance comme nous le remarquons sur la Figure 132. Dans ce cas de figure, cela<br />
ne nous pose pas de problème puisque la puissance incidente qui dépasse le critère est la<br />
même en mesure et en simulation. Alors, que pour d’autres critères, cela peut poser un léger<br />
problème, qui se traduit par un écart de 2 dB ou plus sur la courbe de susceptibilité.<br />
Toutefois, les résultats trouvés restent satisfaisants et l’écart trouvé peut être réduit par<br />
ajustement de l’architecture du réseau de neurones et une réduction du pas de la puissance<br />
incidente.<br />
I. chahine 148
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
Figure 132 : zoom sur la fréquence 650 MHz<br />
De même, nous comparons les résultats de mesure et de simulation en sortie autour du<br />
niveau bas sur toute la bande de fréquences comme nous l’apercevons sur les deux courbes<br />
de la Figure 133. Nous constatons une bonne corrélation entre les deux courbes. Les<br />
paramètres du réseau confirment également ce résultat (m=0,96, b=0,0423 et r = 0,955).<br />
a b<br />
Figure 133 : a. comparaison mesure/simulation autour du niveau bas [50-500] MHz et<br />
b. comparaison mesure/simulation autour du niveau bas [550-1000] MHz<br />
I. chahine 149
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
Figure 134 : zoom sur la fréquence 150 MHz<br />
La courbe de susceptibilité obtenue est donnée par la figure ci-dessous :<br />
Figure 135 : comparaison mesure/simulation pour une injection sur l’entrée<br />
La comparaison entre les deux courbes montre toutefois une assez bonne convergence sur<br />
l’ensemble des fréquences<br />
4.4. Implémentation sous ADS<br />
Les fonctions calculées à partir du réseau de neurones sont encapsulées sous forme d’une<br />
boite noire et elles sont implémentées dans le simulateur électrique ADS.<br />
L’interfaçage entre les deux logiciels (Matlab et ADS) est assuré grâce à une routine C++.<br />
Cette dernière est destinée à réaliser plusieurs tâches :<br />
l’échantillonnage sur 9 points du signal d’entrée, représentant une période de<br />
la perturbation, ainsi que le calcul de sa dérivée numérique;<br />
I. chahine 150
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
la définition de la structure du modèle qui dépend du nombre<br />
d’entrées/sorties ainsi que des paramètres supplémentaires comme la<br />
fréquence, le pas d’échantillonnage, etc.<br />
Les deux fonctions calculées ne sont guère que la représentation de la forme d’onde du<br />
signal à la sortie du dispositif sous test autour du niveau logique haut et bas. Ces fonctions<br />
sont définies pour deux bandes de fréquences. Le code c++ prend en compte cet effet, ce qui<br />
nous permet d’avoir en conséquence un modèle qui couvre toute la bande.<br />
Figure 136 : processus d’intégration du modèle sous ADS<br />
4.4.1. Validation de l’intégration du modèle trouvé<br />
Le modèle dans sa version actuelle ne répond pas aux besoins de l’utilisateur, il lui manque<br />
toutefois des circuits complémentaires comme un modèle d’entrée/sortie afin qu’il soit<br />
complètement opérationnel.<br />
I. chahine 151
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
5. Conclusion<br />
A l’heure actuelle, aucune approche de modélisation de la susceptibilité des circuits<br />
intégrés aux agressions conduites n’est normalisée. Plusieurs études ont été réalisées et<br />
d’autres sont en cours. Dans ce chapitre, nous avons essayé de dresser un état de l’art non<br />
exhaustif sur les modèles d’immunité des circuits intégrés, et également de montrer les<br />
limites de chaque approche et les améliorations qui peuvent être apportées. Enfin, nous<br />
avons présenté une nouvelle méthodologie qui consiste à modéliser la susceptibilité conduite<br />
d’un circuit intégré sous la forme d’une fonction de transfert. L’avantage majeur de cette<br />
approche est qu’elle permet de préserver la confidentialité technologique d’un composant ce<br />
qui se révèle être un atout important pour les fabricants des circuits intégrés.<br />
Les résultats présentés ont montré une bonne corrélation entre mesure et simulation ce qui<br />
constitue une voie prometteuse pour la modélisation de l’immunité des circuits intégrés.<br />
I. chahine 152
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
6. Références bibliographiques<br />
[1] S. Baffreau, « Susceptibilité des microcontrôleurs aux agressions électromagnétiques »<br />
thèse présentée à l’INSA de Toulouse, 2003.<br />
[2] E. Takahashi, O. Shibata, Y. Fukumoto, T. Yoneda, H. Benno, O.Wada, « Evaluation of<br />
LSI immunity to noise using an equivalent internal impedancemodel,» EMC Europe,<br />
Sorrento, 2002.<br />
[3] E. Lamoureux, « Étude de la susceptibilité des circuits intégrés numériques aux<br />
agressions hyperfréquence » thèse présentée à l’INSA de Toulouse, 2006.<br />
[4] S. Bendhia, M. Ramdani, and E. Sicard, Electromagnetic compatibility of integrated<br />
circuits, techniques for low emission and susceptibility, Springer, SPIN 11055105, pp.<br />
145-146, 276, 360-361, 370-371, 2006.<br />
[5] A. Alaedine, J. Cordi, R. Perdriau, M. Ramdani, JL Levant, « predicting the immunity<br />
of integrated circuits through measurement methods and simulation models,» EMC<br />
Zurich, Munich, 2007.<br />
[6] I.S. Stievano, E. Vialardi, F. G. Canavero, « behavioral macromodels of digital<br />
integrated circuits for RF immuniyt prediction,» EMC Zurich, Munich, 2007.<br />
[7] S. Baffreau, F. Lafon, E. Sicard, F. Daran, « Re-use of ICEM for immunity simulation,»<br />
EMC Zurich 2005, Zurich, 2005.<br />
[8] M. Camp, H. Gerth, H. Garbe, H. Haase, « Predicting the breakdown behaviour of<br />
microcontrollers under EMP/UWB impact using a statistical analysis,» IEEE<br />
Transactions on EMC, Vol. 46, Iss. 3, pp. 368-379, 2004.<br />
[9] C. H. Diaz, S.M. Kang, C. Duvvury, « Modeling of electrical overstress in integrated<br />
circuits, Kluwer Academic Publishers, » KAP edition, 1995.<br />
[10] E. Sicard, Basis for an Integrated Circuit Immunity Model (ICIM).<br />
[11] IBIS open Forum, «IBIS modeling cookbook, for IBIS version 4.0, » www.eda.org/ibis,<br />
2005.<br />
[12] Texas Instrument, www.ti.com.<br />
[13] Ibis to Spice, http://www.intusoft.com/utilities.htm<br />
[14] A. Wang, « On-chip ESD protections for integrated circuit,» Kluwer Academic<br />
Publisher, 2002.<br />
[15] Orcad 15.1, www.orcad.com<br />
[16] ADS2006A, www.home.agilent.com<br />
I. chahine 153
Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés<br />
[17] F. Teche, M. Ianoz, T. Karlsson, EMC analysis methods and computational models. J.<br />
Wiley & Sons, INC. 1997<br />
[18] K. Aunchaleeverapan, K. Paithoonwatanakij, w. Khan-Ngern, S. Nitta, « Novel<br />
method for predicting PCB configurations for near-field and far field radiated EMI<br />
using a neural network, » IEICE trans. commun. , vol. E86-B, n°4, avril 2003.<br />
[19] M. Robinson, K. Fischer, I. Flintoft, A. Marvin, « Simple Model of EMI-Induced<br />
Timing Jitter in Digital Circuits, its Statistical Distribution and its Effect on Circuit<br />
Performance, » IEEE Transactions on EMC, Vol. 45, No 3, August 2003.<br />
[20] C. Mazière « mémoire pour des applications à large bande utilisées dans les systèmes<br />
de télécommunications et les systèmes RADARs» thèse présentée à l’Université de<br />
Limoges, novembre 2004.<br />
[21] J. Pedro, N. Carvalho, P. Lavrador, « Modeling nonlinear behavior of band-pass<br />
memoryless and dynamic stems, » IEEE MTT-S International Microwave Symposium<br />
Digest- CDROM, Philadelphia, Juin 2003.<br />
[22] C. Mazière, T. Reveyrand and al., « A novel behavorial model of power amplifier<br />
based on a dynamic envelope gain approach for the system level simulation and<br />
design,» IEEE MTT-S Digest, vol. 2, pp. 769-772, Philadelphia, Juin 2003.<br />
[23] T. Fine, Feedforward neural network methodology, Springer, SPIN 10708684, 1999.<br />
[24] H. Demuth, M. Beale, M. Hagan, « Matlab Neural Network Toolbox »<br />
[25] I. Chahine, M. Kadi, E. Gaboriaud, A. Louis, et B. Mazari, « Predicting the<br />
susceptibility of integrated circuits to conducted electromagnetic disturbances by<br />
using neural networks theory» EMC Zurich, Munich, Septembre 2007.<br />
I. chahine 154
Conclusion générale et perspectives<br />
Conclusion générale et perspectives<br />
I. chahine 155
Conclusion générale et perspectives<br />
Conclusion générale et perspectives<br />
L’objectif de ce travail de thèse était le développement d’un ou plusieurs modèles qui<br />
permettent de représenter ou « prédire » la susceptibilité d’un circuit intégré face à une<br />
agression électromagnétique conduite. Ces modèles seront utilisés par la suite dans des<br />
logiciels de simulation.<br />
Afin d’atteindre cet objectif, la démarche qui a été entreprise est la suivante :<br />
Tout d’abord, un état de l’art a été dressé. Les principales études qui ont été menées à travers<br />
le monde dans ce domaine, ont été revues, analysées et commentées. D’un autre côté, les<br />
principales sources de perturbations, qui sont à l’origine des essentielles causes de<br />
défaillances dans les circuits intégrés, ont été triées et classifiées selon deux grandes<br />
catégories : fréquentielles et temporelles.<br />
La deuxième étape de l’étude a donc été la mise en place de deux méthodologies distinctes<br />
pour caractériser la susceptibilité des circuits intégrés. La première méthodologie est basée<br />
sur le principe d’agression usuelle connue par la norme IEC 62132-4. L’objectif des<br />
campagnes de mesures était d’analyser la réponse d’un circuit intégré vis-à-vis d’une<br />
perturbation électromagnétique progressive de type CW. La deuxième méthodologie<br />
consistait à investiguer la susceptibilité d’un circuit intégré face à une décharge<br />
électrostatique.<br />
Cette étape a été très enrichissante car elle nous a permis de comprendre une multitude de<br />
phénomènes liés principalement au principe d’injection directe dans le cas d’une application<br />
du standard DPI, et d’autres liés à la réaction des diodes de protections dans le cas<br />
d’injection de décharges électrostatiques.<br />
La dernière étape consistait à construire un modèle de susceptibilité à partir des mesures. La<br />
création de ce modèle a pris au départ une voie classique en modélisation qui est celle de la<br />
construction d’un modèle à partir des éléments électriques de base (active ou passive).<br />
L’accès à certains de ces éléments n’était pas facile, voire impossible, dans notre<br />
problématique de modélisation. Ce qui nous a contraint à envisager une autre approche de<br />
modélisation, plus abstraite, basée sur un principe mathématique et qui a l’avantage de<br />
préserver la confidentialité du composant. Cette approche consiste à traduire la susceptibilité<br />
d’un circuit intégré sous forme d’une ou plusieurs équations mathématiques. Ces dernières<br />
sont extraites automatiquement à partir de l’architecture des réseaux de neurones utilisés et<br />
sont facilement intégrables dans les logiciels de simulations électriques de type ADS, Pspice.<br />
En termes de perspectives, plusieurs tâches restent à accomplir :<br />
I. chahine 156
Conclusion générale et perspectives<br />
Elaboration d’une nouvelle version du prototype d’injection ;<br />
Prise en compte de paramètres supplémentaires dans la construction du modèle :<br />
Jitter, impédance de sortie, etc.<br />
Validation de l’approche de modélisation sur une large gamme de circuits intégrés<br />
(simples et complexes).<br />
Extension du modèle à une fréquence supérieure à 1 GHz ;<br />
Optimisation du processus d’intégration du modèle dans les logiciels de<br />
simulations électriques;<br />
Validation du modèle à d’autres types de perturbation ;<br />
I. chahine 157
Annexes<br />
Annexes<br />
I. chahine 158
Annexes<br />
Annexe 1<br />
Représentation temporelle/fréquentielle des principales sources de perturbations<br />
I. chahine 159
Annexes<br />
Annexe 2<br />
I. chahine 160
Annexes<br />
Annexe 3<br />
Le tableau suivant dresse les différences qui peuvent exister entre les deux standards : IEC<br />
61000-4-2 et l’ANSI C63.16.<br />
Evénement<br />
Un corps humain<br />
qui se décharge à<br />
travers une pièce<br />
métallique<br />
Décharge d’une<br />
pièce métallique<br />
Standard Conséquences Paramètres principaux<br />
IEC 61000-4-2<br />
ANSI C63.16<br />
Erreur logicielle par<br />
exemple un<br />
changement d’un état<br />
logique, un reset, etc.<br />
ou bien une erreur<br />
physique qui se<br />
manifeste par des<br />
fissures au niveau de la<br />
puce<br />
Erreur logicielle par<br />
exemple un<br />
changement d’un état<br />
logique, un reset, etc.)<br />
ou bien une erreur<br />
physique susceptible<br />
d’entraîner le claquage<br />
de l’oxyde de grille<br />
- Tension : 2-15 kV<br />
- Temps de montée :<br />
0.7 à 1 ns<br />
- Pic de courant :<br />
3.75A/kV<br />
Oscillation faiblement<br />
atténuée de valeur<br />
typique 50-200MHz,<br />
une dérivée initiale du<br />
courant très large avec<br />
un temps de montée<br />
de quelques ns et un<br />
pic de courant > à 10<br />
A/kV<br />
Prenons un exemple concret pour montrer la différence qui peut exister entre ces deux tests.<br />
Le test HBM effectué au niveau système est basé sur la simulation d’une décharge générée<br />
par un corps humain via une pièce de métal, alors que le test HBM effectué au niveau d’un<br />
circuit intégré est basé sur la simulation d’une décharge produite au niveau de la peau du<br />
corps humain dans un circuit intégré connecté à la masse comme le montre l’illustration ci-<br />
dessous.<br />
I. chahine 161
Annexes<br />
Tests ESD (HBM) à l’échelle système/CI<br />
Cette dissimilitude se traduit dans la pratique par une différence au niveau des paramètres<br />
du modèle électrique. Je mets en évidence cette différence:<br />
HBM au niveau circuit intégré HBM au niveau système<br />
C = 150 pF C = 150 pF<br />
Résistance série = 1500 Ω Résistance série = 330 Ω<br />
Temps de montée est inférieur à 5 ns Temps de montée = 850 ps<br />
Tension inférieure à 4000V Tension supérieure à 8000V<br />
Dommage uniquement au circuit intégré Rupture et dommage au niveau du système<br />
I. chahine 162
Annexes<br />
Liste des publications<br />
Revues scientifiques:<br />
Imad Chahine, Moncef Kadi, Eric Gaboriaud, Anne Louis, Bélahcène Mazari<br />
“Characterization and Modelling of the Susceptibility of Integrated Circuits to Conducted<br />
Electromagnetic Disturbamces Up to 1GHz”<br />
IEEE Transactions on Electromagnetic Compatibility (Accepté, en cours de parution).<br />
Imad Chahine, Moncef Kadi, Eric Gaboriaud, Xavier Gallenne, Anne Louis, Bélahcène<br />
Mazari<br />
“Improving the accuracy for measuring the susceptibility of integrated circuits to conducted<br />
electromagnetic disturbances”<br />
IET, Science, Measurement and Technology, Vol.1, Iss. 5, pp. 240-244, Sept.2007.<br />
Imad Chahine, Moncef Kadi, Eric Gaboriaud, Christophe Maziere, Anne Louis, Bélahcène<br />
Mazari<br />
“Modelling the Susceptibility of Integrated Circuits to Conducted Electromagnetic<br />
Disturbances Using Neural Network Theory”<br />
IET, Electronics Letters, Vol. 42, Iss. 18, p. 1022-1024. Aug. 2006.<br />
Confrences internationales:<br />
Imad Chahine, David Pommerenke, Moncef Kadi, Poorna Ravva, Anne Louis, Bélahcène.<br />
Mazari,<br />
“Immunity investigation on a prototype field programmable gate array,”<br />
International Symposium On Electromagnetic Compatibility, EMC Europe, vol. 2, pp 876-<br />
881, Barcelona, Spain, Sept. 2006.<br />
Imad Chahine, Moncef Kadi, Eric Gaboriaud, Anne Louis, Bélahcène Mazari,<br />
“Using Neural Network for Predicting the Susceptibility of Integrated Circuits to Conducted<br />
Electromagnetic Disturbances”<br />
18 TH International Zurich Symposium On Electromagnetic Compatibility, EMC Zurich,<br />
Munich, Germany. Sept. 2007.<br />
Imad Chahine, Moncef Kadi, Eric. Gaboriaud, Daniel Brea, Anne Louis, Bélahcène Mazari<br />
“A reliable and original DPI test setup to better characterizing the susceptibility of integrated<br />
circuits,”<br />
2EMC conference, Rouen, France, Oct. 2007.<br />
I. chahine 163