Thèse CHAHINE - ESIGELEC

UNIVERSITE DE ROUEN 

ECOLE DOCTORALE 

Sciences Physique, Mathématique et de l’Information pour l’Ingénieur (SPMII) 

Doctorat 

Champ disciplinaire : Electronique 

AUTEUR 

Imad CHAHINE 

TITRE: 

CARACTERISATION ET MODELISATION DE LA SUSCEPTIBILITE CONDUITE 

DES CIRCUITS INTEGRES AUX PERTURBATIONS ELECTROMAGNETIQUES 

Jury : 

Thèse dirigée par Bélahcène Mazari 

Soutenue le 07/12/2007 

M. Fabien NDAGIJIMANA Professeur à l'Université Joseph Fourier – Grenoble Rapporteur 

M. Philippe DESCAMPS Professeur à l’Université de Caen Basse-Normandie Rapporteur 

M. Jean-Claude BOUDENOT Senior expert en CEM - Thales Research & Technology Examinateur 

M. Aziz BENLARBI – DELAI Professeur à l’université Pierre et Marie Curie – Paris. Examinateur 

M. Bélahcène MAZARI Professeur – ESIGELEC Directeur de thèse 

M. Moncef KADI Enseignant/ Chercheur – ESIGELEC Encadrant 

M. Philippe EUDELINE Directeur Technique - Thales Air Systems Invité

I. chahine 2

A mes parents 

A mes ami(e)s 

A mes collègues 

I. chahine 3

Prénom : Imad Nom : CHAHINE 

Titre de la thèse : 

Caractérisation et modélisation de la susceptibilité conduite des circuits intégrés aux 

perturbations électromagnétiques 

Thèse préparée au sein de l’Institut de Recherche en Systèmes Electroniques EMbarqués (IRSEEM) 

de l’ESIGELEC. Technopole du Madrillet, Avenue Galilée. Saint Etienne du Rouvray – France. 

Résumé : 

Le travail présenté dans ce mémoire porte sur l’étude de la susceptibilité conduite des 

circuits intégrés. La première partie du travail concerne la mise en place de deux bancs de 

mesure basés notamment sur les techniques de caractérisation usuelles adoptées par les 

standards d’immunité. Dans un premier temps, le document propose un nouveau système 

d’injection qui constitue une solution alternative et originale aux systèmes d’injections 

classiques recommandés par la norme IEC 62132-4 connue également sous l’appellation 

courante DPI (méthode d’injection directe de puissance). Par la suite, le document présente 

une nouvelle technique d’injection pour caractériser la susceptibilité des circuits intégrés vis- 

à-vis des décharges électrostatiques. La deuxième partie du travail consiste à établir un 

modèle de susceptibilité facilement exploitable et qui permet de reproduire fidèlement les 

mesures. Ce modèle a été construit à partir d’une approche mathématique basée sur les 

réseaux de neurones. L’expression mathématique résultante de la simulation du réseau de 

neurone exprime la susceptibilité du circuit et elle est facilement intégrable dans des logiciels 

de simulation électrique de type ADS ou Pspice pour alimenter les plateformes de 

simulation. 

Mots clés : 

Immunité conduite, IEC 62132-4, té de polarisation, décharges électrostatiques, réseaux de 

neurones, simulation électrique, CMOS. 

I. chahine 4

First name: Imad Last name: Chahine 

Thesis : 

Characterization and Modelling of the integrated circuit susceptibility to conducted 

electromagnetic disturbances. 

Abstract: 

The aim of this work is the characterization and modelling of integrated circuits 

susceptibility to conducted electromagnetic disturbances. 

The work has been carried out into main parts: the first part dealt with the re-use of 

immunity standards in order to characterize the integrated circuits susceptibility to 

continuous wave or electrostatic discharge disturbances. In this part, we present an 

alternative solution for typical injection setups usually recommended by the IEC 62132-4 

standard. This solution aims to couple a radiofrequency disturbance to a DC or a low 

frequency signal. Also in this part, we introduce a new methodology for better characterizing 

the immunity of complex digital circuits to electrostatic discharge. 

The second part discussed a new methodology for modelling the susceptibility of integrated 

circuits to continuous wave disturbance such as a sinewave by using a neural network 

approach. The model is extracted as a mathematical expression and can be implemented in 

software tools such as ADS or Pspice. 

Index terms: 

Conducted susceptibility, IEC 62132-4, bias tee; electrostatic discharge, neural network, 

simulation tools, CMOS. 

I. chahine 5

Remerciements 

J’exprime mes remerciements à Monsieur Claude GUILLERMET, Directeur général de 

l’ESIGELEC et à Monsieur Bélahcène MAZARI, Directeur de l’IRSEEM et directeur de thèse 

pour sa confiance et ses conseils. 

Je voudrais remercier Monsieur Aziz BENLARBI-DELAI, Professeur à l’université Pierre 

et Marie Curie, d’avoir accepté de présider le jury de cette thèse et d’avoir examiné mon 

travail. Je tiens à remercier vivement Messieurs les professeurs Fabien NDAGIJIMANA de 

l’Université Joseph Fourier de Grenoble et Philippe DESCAMPS de l’Université de CAEN 

Basse-Normandie pour avoir accepté de rapporter mon travail et pour toutes leurs 

remarques et commentaires sur mon travail. 

Je voudrais remercier également Monsieur Jean-Claude BOUDENOT, senior expert en 

CEM, de la société Thales Reasearch & Technology et Monsieur Philippe EUDELINE, 

directeur technique, de la société Thales Air Systems, pour avoir accepté d’examiner ce 

travail et de participer à ce jury. 

J’adresse mes profonds et chaleureux remerciements à Messieurs Moncef KADI et Eric 

GABORIAUD, enseignants-chercheurs à l’ESIGELEC et co-encadrants de cette thèse pour 

leurs aides techniques inestimables et pour leurs conseils tout au long de ces trois années de 

thèse. Je leurs serai reconnaissant toute ma vie. 

Mes remerciements vont également à Messieurs Christophe MAZIERE, Xavier GALLENE 

et Didier PRIEUR pour leurs aides techniques précieuses et leurs disponibilités, ainsi tout 

ceux et celles qui ont contribué à la réussite de mes travaux de recherche, plus 

particulièrement, aux Professeurs David POMMERENKE et Richard DUBROFF de 

l’Université MISSOURI-ROLLA Etats-Unis et Madame Anne LOUIS, responsable du pôle 

électronique et systèmes de l’IRSEEM. Merci à Madame Hélène VINCENT pour la relecture 

de la thèse. Merci à tous les stagiaires qui ont travaillé directement ou indirectement au 

succès de ce travail, notamment, Monsieur Daniel GOMEZ LOPEZ-BREA. 

Enfin, un grand grand Merci à mes cher(e)s parents, proches, collègues et ami(e)s. Merci à 

mon cher cousin Salim, Aubry, Islem (pour les intimes), Christian et les espagnoles : 

Yolanda, Esther et Prescilla, à l’équipe médecine (Belinda, Hélène et les autres), Georges et 

Catherine, Georges (GCH), Sofiane, Zoheir, Riad, Richard, Arnaud, Francielle, et les 

inséparables (Nathalie et Dalila)… 

I. chahine 6

Table des matières 

Introduction générale.............................................................................................................. 15 

Chapitre 1 ............................................................................................................................... 18 

1. Introduction..................................................................................................................... 19 

2. Les principales sources de perturbations électromagnétiques ...................................... 20 

2.1. Sources fréquentielles ........................................................................................................ 21 

2.1.1. Les émetteurs radios...................................................................................................................... 21 

2.1.2. Les radars ...................................................................................................................................... 22 

2.1.3. Les moteurs électriques dans un véhicule ..................................................................................... 22 

2.1.4. Les circuits intégrés....................................................................................................................... 23 

2.2. Sources transitoires............................................................................................................ 23 

2.2.1. La foudre ....................................................................................................................................... 23 

2.2.2. Les décharges électrostatiques ...................................................................................................... 24 

2.2.3. Les armes électromagnétiques de forte puissance......................................................................... 24 

2.2.4. Les rayons solaires et cosmiques................................................................................................... 25 

3. Les méthodes de mesures en susceptibilité..................................................................... 27 

3.1. Les méthodes de mesure normalisées............................................................................... 27 

3.1.1. BCI (Bulk Curent Injection) : IEC 62132-3 .................................................................................. 27 

3.1.2. DPI (Direct Power Injection) : IEC 62132-4................................................................................. 27 

3.1.3. La WBFC (Work Bench Faraday Cage): IEC 62132-5................................................................. 28 

3.2. Les méthodes normalisées de mesure en décharges électrostatiques ............................ 28 

3.2.1. Test HBM...................................................................................................................................... 29 

3.2.2. Test MM........................................................................................................................................ 31 

3.2.3. Test CDM...................................................................................................................................... 32 

3.3. Expérimentations autour de la susceptibilité conduite des circuits intégrés ................ 34 

3.3.1. Banc d’agression HF (100 MHz – 1 GHz). Nucleïtides, France ................................................... 34 

3.3.2. Banc d’agression par lignes couplées. TELICE/IEMN, France .................................................... 36 

3.3.3. Caractérisation des circuits intégrés aux EFT (Electrical Fast Transient)/Burst. Polytechnique de 

Turin, Italie.................................................................................................................................................. 36 

3.3.4. Caractérisation des circuits intégrés aux EFT/burst. Freescale, Langer EMV-Technik GmbH et 

Austriamicrosystems AG, Allemagne/Autriche .......................................................................................... 38 

3.3.5. Caractérisation des circuits intégrés aux signaux impulsionnels. Philips, Pays-Bas.................... 39 

3.3.6. Caractérisation des circuits intégrés aux décharges électrostatiques. Université de Missouri-Rolla, 

Etats-Unis .................................................................................................................................................... 41 

3.3.7. Caractérisation des circuits intégrés aux signaux modulés. Université de Maryland, Etats-Unis. 43 

3.3.8. Caractérisation de la broche masse des circuits intégrés à différents types de perturbations. NEC 

Corp. - Japon ............................................................................................................................................... 44 

4. Conclusion....................................................................................................................... 46 

5. Références bibliographiques........................................................................................... 47 

Chapitre 2 ............................................................................................................................... 50 

1. Introduction..................................................................................................................... 51 

2. Caractérisation de la susceptibilité des circuits intégrés aux signaux continus........... 52 

2.1. La méthode d’injection directe de puissance CEI 62132-4 ............................................ 52 

2.2. Etat de l’art sur les montages d’injection de puissance.................................................. 54 

I. chahine 7

2.3. Le prototype d’injection intitulé « Gallenne »................................................................. 59 

2.3.1. Variation du point de polarisation ................................................................................................. 61 

2.4. Banc d’agression en mode conduit ................................................................................... 62 

2.5. Validation du banc de mesure : mesure de la susceptibilité de circuits intégrés de 

familles logiques et technologies différentes ................................................................................. 68 

2.5.1. Mesures préliminaires ................................................................................................................... 69 

2.5.2. Caractérisation du prototype d’injection ....................................................................................... 71 

2.5.3. Description du premier circuit de test ........................................................................................... 72 

2.5.4. Description du second circuit de test............................................................................................. 74 

2.5.4.1. Injection sur l’alimentation.................................................................................................. 75 

2.5.4.2. Injection sur l’entrée ............................................................................................................ 77 

3. Caractérisation de la susceptibilité des circuits intégrés aux décharges électrostatiques 

79 

3.1. Mise au point sur les tests d’immunité en ESD............................................................... 79 

3.1.1. Le générateur ESD ........................................................................................................................ 79 

3.1.1.1. TLP (Transmission Line Pulser).......................................................................................... 80 

3.1.1.2. ESD Pulser........................................................................................................................... 81 

3.2. Présentation de l’étude ...................................................................................................... 84 

3.3. Description de la méthodologie de test............................................................................. 85 

3.4. La carte de test ................................................................................................................... 86 

3.4.1. Le prototype FPGA ....................................................................................................................... 87 

3.4.2. Les contraintes de conception ....................................................................................................... 87 

3.5. Présentation du banc de mesure....................................................................................... 87 

3.6. Evaluation de la susceptibilité des entrées/sorties type LVTTL/LVCMOS ................. 87 

3.6.1. Description du banc de test ........................................................................................................... 87 

3.6.1.1. Fonctionnement du banc de mesure..................................................................................... 87 

3.6.2. Modélisation de l’environnement de test ...................................................................................... 87 

3.6.3. Résultats et analyses...................................................................................................................... 87 

3.6.3.1. Injection d’impulsions positives .......................................................................................... 87 

3.6.3.2. Injection d’impulsions négatives ......................................................................................... 87 

3.7. Evaluation de la susceptibilité des entrées/sorties différentielles .................................. 87 

3.7.1. Introduction à la technologie LVDS ............................................................................................. 87 

3.7.1.1. Structure d’une paire différentielle ...................................................................................... 87 

3.7.2. La technique de liaison point à point............................................................................................. 87 

3.7.2.1. Forme d’onde au niveau de l’entrée différentielle ............................................................... 87 

3.7.2.2. Forme d’onde au niveau de la sortie différentielle .............................................................. 87 

3.7.3. Description du banc de test ........................................................................................................... 87 

3.7.4. Résultats et analyses...................................................................................................................... 87 

3.7.4.1. Injection en mode différentiel.............................................................................................. 87 

3.7.4.2. Injection en mode commun.................................................................................................. 87 

4. Conclusion....................................................................................................................... 87 


Chapitre 3 ............................................................................................................................... 87 

1. Introduction..................................................................................................................... 87 

2. Etat de l’art sur la modélisation de la susceptibilité conduite des composants ............ 87 

3. Modélisation électrique de la susceptibilité conduite d’un circuit intégré CMOS ....... 87 

3.1. Le modèle IBIS................................................................................................................... 87 

I. chahine 8

3.2. Exploitation des données IBIS .......................................................................................... 87 

3.3. Modélisation de la susceptibilité conduite d’un simple inverseur CMOS .................... 87 

3.1.1. Calcul de la charge équivalente................................................................................................ 87 

4. Modélisation mathématique de la susceptibilité conduite ............................................. 87 

4.1. Expérimentations ............................................................................................................... 87 

4.1.1.1. Injection sur l’alimentation (Vdd) ....................................................................................... 87 

4.1.1.2. Injection sur l’entrée ............................................................................................................ 87 

4.2. Traitement des données..................................................................................................... 87 

4.2.1. Constitution des vecteurs d’entrée et de sortie .............................................................................. 87 

4.3. Approximation par approche neuronale ......................................................................... 87 

4.3.1. Principe de la modélisation comportementale............................................................................... 87 

4.3.2. Introduction sur les réseaux de neurones....................................................................................... 87 

4.3.2.1. Les perceptrons multicouches.............................................................................................. 87 

4.3.3. Résultats ........................................................................................................................................ 87 

4.3.3.1. Modèle d’alimentation (Vdd) .............................................................................................. 87 

4.3.3.2. Modèle d’entrée................................................................................................................... 87 

4.4. Implémentation sous ADS................................................................................................. 87 

4.4.1. Validation de l’intégration du modèle trouvé................................................................................ 87 

5. Conclusion....................................................................................................................... 87 


Conclusion générale et perspectives ....................................................................................... 87 

Annexe 1 .................................................................................................................................. 87 

Annexe 2 .................................................................................................................................. 87 

Annexe 3 .................................................................................................................................. 87 

Liste des publications .............................................................................................................. 87 

I. chahine 9

Tables des figures 

Figure 1 : organigramme représentant les différentes branches de la CEM .............................. 16 

Figure 2 : spectre d’émission de plusieurs moteurs configurés de différentes manières 

fonctionnant à intensité nominale [8] ..................................................................................... 22 

Figure 3 : principe de mesure par BCI............................................................................................. 27 

Figure 4 : principe de mesure par WFBC........................................................................................ 28 

Figure 5 : modèle électrique équivalent d’un HBM....................................................................... 30 

Figure 6 : forme d’onde du courant d’une décharge HBM à 2 kV .............................................. 30 

Figure 7 : forme d’onde du courant d’une décharge HBM à 8 kV .............................................. 31 

Figure 8 : modèle électrique équivalent d’un MM ........................................................................ 32 

Figure 9 : forme d’onde du courant d’une décharge MM ............................................................ 32 

Figure 10 : principe de génération d’une décharge CDM (d’où vient la figure ?) .................... 33 

Figure 11 : forme d’onde du courant d’une décharge CDM ........................................................ 33 

Figure 12 : synoptique du banc d’agression de Nuclétides.......................................................... 35 

Figure 13 : principe de fonctionnement de la technique de mesure [25].................................... 37 

Figure 14 : synoptique du dispositif de perturbation (ref) ........................................................... 37 

Figure 15 : synoptique du banc de mesure [27] ............................................................................. 38 

Figure 16 : principe simplifié d’injection......................................................................................... 39 

Figure 17 : stratégie adoptée par la technique d’injection ............................................................ 40 

Figure 18 : schéma bloc du circuit de couplage sur la masse....................................................... 40 

Figure 19 : schéma bloc du circuit de couplage sur l’alimentation ............................................. 41 

Figure 20 : système de balayage 3D pour l’évaluation de l’immunité d’un composant aux 

ESD [29]....................................................................................................................................... 42 

Figure 21 : cartographie des niveaux de susceptibilité d’une carte mère [29] ........................... 42 

Figure 22 : principe du banc de mesure .......................................................................................... 43 

Figure 23 : principe d’injection de la méthode de mesure............................................................ 45 

Figure 24 : résultats de mesure qui représente la tension rectifiée en fonction de la puissance 

transmise..................................................................................................................................... 45 

Figure 25 : synoptique d’un montage d’essai d’injection directe (Norme CEI 62132-4) .......... 53 

Figure 26 : principe d’injection par DPI .......................................................................................... 55 

Figure 27 : comportement fréquentiel de la capacité 1 nF............................................................ 55 

Figure 28 : schéma électrique simplifié du té de polarisation ou « bias tee ».............................. 56 

Figure 29 : représentation fréquentielle de l’impédance de chacune des inductances utilisées 

...................................................................................................................................................... 57 

Figure 30 : coefficient de transmission des tés de polarisation en fonction de la fréquence ... 57 

Figure 31 : circuit d’injection à base de couplage entre lignes..................................................... 58 

Figure 32 : susceptibilité d’un inverseur 7404N connecté à une ligne de 3 m ........................... 58 

Figure 33 : schéma bloc du prototype d’injection.......................................................................... 60 

Figure 34 : photo du prototype d’injection « Gallenne » .............................................................. 60 

Figure 35 : coefficient de réflexion S11 en fonction de la fréquence ............................................. 61 

Figure 36 : coefficient de transmission S21 en fonction de la fréquence ...................................... 61 

Figure 37 : expérimentation pour identifier la stabilité du point de polarisation..................... 62 

Figure 38 : variation du point de polarisation en fonction de la puissance incidente.............. 62 

Figure 39 : synoptique du banc d’injection directe de l’IRSEEM/ESIGELEC ........................... 63 

Figure 40 : algorithme de correction de la puissance incidente................................................... 65 

Figure 41 : algorithme DPI ................................................................................................................ 65 

Figure 42 : définition du critère de susceptibilité........................................................................... 66 

Figure 43 : copie d’écran de l’interface graphique......................................................................... 68 

Figure 44 : fonction de transfert de l’oscilloscope (entrée 50 Ω) .................................................. 69 

I. chahine 10

Figure 45 : fonction de transfert de l’oscilloscope (entrée 1 MΩ) ................................................ 70 

Figure 46 : coefficient correcteur de la bande passante de l’oscilloscope................................... 70 

Figure 47 : caractérisation du prototype d’injection...................................................................... 71 

Figure 48 : caractérisation du prototype d’injection pour une entrée 50Ω de l’oscilloscope... 71 

Figure 49 : caractérisation du prototype d’injection pour une entrée 1 MΩ de l’oscilloscope 72 

Figure 50 : carte de test à base d’un compteur binaire 4 bits........................................................ 73 

Figure 51 : courbe de susceptibilité basée sur un critère d’observation ..................................... 73 

Figure 52 : carte de test à base d’un inverseur ............................................................................... 74 

Figure 53 : niveaux de susceptibilité pour une injection sur l’alimentation Vdd (5V) – 

plusieurs critères (+/- 20%, +/- 30% et +/- 40%)................................................................ 75 

Figure 54 : variation de la tension d’alimentation Vdd (5,5 V; 5,0 V ; 3,3 V ; 2,5 V) pour un 

critère de susceptibilité de +/- 30% en sortie......................................................................... 76 

Figure 55 : variation de la fréquence du signal d’entrée (1kHz, 100 kHz, 1MHz) pour un 

critère de susceptibilité de +/-30% en sortie (tension d’alimentation à 5 V) .................... 76 

Figure 56 : courbes de susceptibilité pour une injection sur l’entrée E – plusieurs critères (+/- 

20%, +/- 30% et +/- 40%) ......................................................................................................... 77 

Figure 57 : comparaison du niveau de susceptibilité obtenu avec plusieurs systèmes 

d’injection.................................................................................................................................... 78 

Figure 58 : représentation temporelle de l’impulsion générée à la sortie du TLP .................... 80 

Figure 59 : sonde capacitive .............................................................................................................. 81 

Figure 60 : impulsion générée par le TLP avec la sonde capacitive............................................ 81 

Figure 61 : photo d’un ESD pulser................................................................................................... 82 

Figure 62 : représentation temporelle de l’impulsion générée par l’ESD pulser....................... 82 

Figure 63 : représentation fréquentielle de l’impulsion générée par l’ESD pulser .................... 83 

Figure 64 : modèle électrique équivalent de l’ESD pulser............................................................ 83 

Figure 65 : exemple de fissures dans les pistes d’une PCB dues à des ESD très intenses........ 84 

Figure 66 : principe d’injection directe par décharges électrostatiques...................................... 85 

Figure 67 : caractéristiques de la carte de test ................................................................................ 86 

Figure 68 : carte de test, a) face composants ; b) face prototype FPGA ...................................... 87 

Figure 69 : schéma bloc du prototype FPGA.................................................................................. 87 

Figure 70 : signal logique de type LVTTL/ LVCMOS .................................................................. 87 

Figure 71 : banc de test....................................................................................................................... 87 

Figure 72 : déroulement des tests..................................................................................................... 87 

Figure 73 : modélisation de l’environnement de test .................................................................... 87 

Figure 74 : représentation temporelle sous PSpice de l’impulsion générée par l’ESD pulser.. 87 

Figure 75 : configuration de la carte électronique dans le cas d’injection d’impulsions 

positives ...................................................................................................................................... 87 

Figure 76 : impulsions positives injectées sur la piste d’entrée ................................................... 87 

Figure 77 : configuration de la carte électronique dans le cas d’injection d’impulsions 

négatives ..................................................................................................................................... 87 

Figure 78 : impulsions négatives injectées sur la piste d’entrée .................................................. 87 

Figure 79 : représentation simplifiée d’une architecture LVDS................................................... 87 

Figure 80 : structure d’une paire différentielle............................................................................... 87 

Figure 81 : architecture générale d’une liaison point à point entre un émetteur et un récepteur 

...................................................................................................................................................... 87 

Figure 82 : architecture adaptée au cas étudié ............................................................................... 87 

Figure 83 : forme d’onde de signaux différentiels à l’entrée du CST.......................................... 87 

Figure 84 : forme d’onde des signaux différentiels à la sortie du CST ....................................... 87 

Figure 85 : banc de test pour l’étude de la susceptibilité des entrées/sorties différentielles .. 87 

Figure 86 : injection en mode différentiel........................................................................................ 87 

Figure 87 : représentation des signaux différentiels en fonctionnement normal en E/S......... 87 

I. chahine 11

Figure 88 : injection d’une impulsion positive à partir de l’ESD pulser (charge 55 V) sur la 

voie directe.................................................................................................................................. 87 

Figure 89 : injection d’une impulsion négative à partir de l’ESD pulser (charge -55V) sur la 

voie directe.................................................................................................................................. 87 

Figure 90 : injection en mode commun ........................................................................................... 87 

Figure 91 : injection d’une impulsion positive à partir du TLP (charge 2000 V) sur la voie 

directe .......................................................................................................................................... 87 

Figure 92 : injection d’une impulsion positive à partir du pulser (charge 100 V) sur la voie 

directe .......................................................................................................................................... 87 

Figure 93 : impulsion positive injectée à partir de l’ESD pulser (charge 150V) en mode 

commun ...................................................................................................................................... 87 

Figure 94 : impulsion négative injectée à partir de l’ESD pulser (charge -150V) en mode 

commun ...................................................................................................................................... 87 

Figure 95 : modèle générique d’émission parasite ........................................................................ 87 

Figure 96 : modèle de susceptibilité de la broche d’alimentation (S. Baffreau)......................... 87 

Figure 97 : comparaison mesure/simulation (S. Baffreau)........................................................... 87 

Figure 98 : modèle d’immunité d’un inverseur basé sur les données IBIS et technologiques 

(E. Lamoureux)........................................................................................................................... 87 

Figure 99 : modèle global de l’inverseur et de son environnement (E. Lamoureux)................ 87 

Figure 100 : comparaison mesure et simulation de la susceptibilité d’un inverseur (E. 

Lamoureux) ................................................................................................................................ 87 

Figure 101 : modèle d’IBIS en entrée/sortie ................................................................................... 87 

Figure 102 : extrait d’un fichier IBIS d’un simple inverseur SN74AHC1GU04......................... 87 

Figure 103 : modèle de la diode de protection Pwr_clamp sous PSPICE................................... 87 

Figure 104 : réponse temporelle de la diode de protection Pwr_clamp sous PSpice................ 87 

Figure 105 : simulation en régime statique de la diode Gnd_clamp........................................... 87 

Figure 106 : modélisation de l’étage d’entrée................................................................................. 87 

Figure 107 : simulation en régime dynamique du bloc d’entrée ................................................. 87 

Figure 108 : schéma bloc des possibles approches de modélisation électrique......................... 87 

Figure 109 : simulation du modèle global sous ADS .................................................................... 87 

Figure 110 : comparaison mesure/simulation de l’impédance d’entrée du circuit sous test.. 87 

Figure 111 : principe général de modélisation par approche neuronale.................................... 87 

Figure 112 : niveau de susceptibilité d’un circuit intégré pour un critère donné ..................... 87 

Figure 113 : algorithme DPI relatif à l’approche mathématique ................................................. 87 

Figure 114 : répartition de la perturbation sur le signal de sortie dans le cas d’injection sur 

Vdd .............................................................................................................................................. 87 

Figure 115 : répartition de la perturbation sur le signal de sortie dans le cas d’injection sur E 

...................................................................................................................................................... 87 

Figure 116 : échantillonnage sur 9 points d’un signal continu .................................................... 87 

Figure 117 : représentation de la perturbation en entrée du dispositif sous test ...................... 87 

Figure 118 : classement des données ............................................................................................... 87 

Figure 119 : synoptique d’un système non linéaire ....................................................................... 87 

Figure 120 : principe général de fonctionnement d’un réseau de neurones .............................. 87 

Figure 121 : les différents types de réseaux de neurones.............................................................. 87 

Figure 122 : schéma d’un perceptron multicouche........................................................................ 87 

Figure 123 : architecture classique d’un perceptron multicouches ............................................. 87 

Figure 124 : paramètres de convergence d’un réseau de neurones............................................. 87 

Figure 125 : comparaison mesure et simulation autour du niveau logique haut sur la bande 

[50 - 500] MHz ............................................................................................................................ 87 

Figure 126 Zoom sur la fréquence de 400 MHz ............................................................................. 87 

I. chahine 12

Figure 127 Comparaison mesure et simulation autour du niveau logique bas [550 – 1000] 

MHz............................................................................................................................................. 87 

Figure 128 : zoom sur la fréquence de 650 MHz............................................................................ 87 

Figure 129 : courbe de susceptibilité en sortie pour un critère de +/-30% en sortie ................ 87 

Figure 130 : courbe de susceptibilité en sortie pour un critère de +/-40% en sortie ................ 87 

Figure 131 : a. comparaison mesure/simulation autour du niveau haut [50 - 500] MHz et ... 87 

Figure 132 : zoom sur la fréquence 650 MHz ................................................................................. 87 

Figure 133 : a. comparaison mesure/simulation autour du niveau bas [50-500] MHz et ....... 87 

Figure 134 : zoom sur la fréquence 150 MHz ................................................................................. 87 

Figure 135 : comparaison mesure/simulation pour une injection sur l’entrée ......................... 87 

Figure 136 : processus d’intégration du modèle sous ADS.......................................................... 87 

I. chahine 13

Introduction générale 


I. chahine 14



L’évolution des progrès technologiques au niveau des circuits intégrés s’est caractérisée 

essentiellement ces dernières années par une montée incessante en fréquence, une baisse 

constante des tensions d’alimentation, une miniaturisation de plus en plus poussée et une 

intégration accrue. Parallèlement à ces progrès sont apparus des problèmes de compatibilité 

électromagnétique (CEM) inter circuits intégrés et également des problèmes d’auto 

compatibilité entre les différents blocs analogiques et numériques au sein même d’un circuit 

intégré. 

La compréhension et la maîtrise de ces problèmes passent inévitablement, dans un premier 

temps, par une étape de caractérisation très poussée afin de mieux comprendre l’origine des 

problèmes. Une seconde étape, dite de modélisation, est aujourd’hui primordiale. Elle tire 

son origine du contexte économique international où la compétitivité d’une entreprise est 

liée essentiellement à sa capacité d’innovation et à sa réactivité face à la concurrence. Réagir 

vite, nécessite, entre autres, de pouvoir minimiser les temps de développement. On 

comprend dès lors que la réduction des nombreuses étapes de prototypage d’un produit va 

dans le bon sens. La simulation est de ce fait une étape décisive et son efficacité repose sur la 

qualité et la précision des modèles utilisés. Les ingénieurs disposent de nombreux logiciels 

capables de répondre à ces exigences. Mais aujourd’hui, l’ingénieur est confronté aux 

problèmes de co-simulation. Pour l’électronicien, la CEM est une discipline pauvre en 

modèle théorique et la complexité des interactions en jeu ne permet pas à ce jour de disposer 

de modèles suffisamment complets. Depuis quelques années, de nombreux programmes de 

recherche ont été lancés dans le but de combler ces manques. Le laboratoire IRSEEM est 

impliqué dans plusieurs programmes de recherche dont les objectifs fondamentaux sont la 

mise en place de bancs de mesures dédiés à la caractérisation des dispositifs (composants ou 

systèmes) d’un point de vue CEM et la construction de modèles théoriques capables de 

rendre compte des interactions CEM. 

Ce travail de thèse entre dans le cadre d’un programme régional (Haute Normandie) de la 

filière : Normandie AéroEspace auquel un grand groupe industriel (Thalès Air Systems) est 

associé et indirectement des partenaires étrangers comme le laboratoire CEM de l’Université 

Missouri-Rolla aux Etats-Unis. 

Ce programme s’intitule « La CEM des Composants électroniques des systèmes embarqués», 

il est destiné à caractériser et à développer des modèles pour représenter le comportement 

électromagnétique de tout type de composants dans un environnement électromagnétique. 

I. chahine 15


La CEM, dans son sens le plus général, peut être définie selon la directive européenne 89- 

336-CE, comme « l'aptitude d'un dispositif, d’un appareil ou d'un système à fonctionner dans son 

environnement électromagnétique de façon satisfaisante, et sans produire lui-même des perturbations 

électromagnétiques de nature à créer des troubles graves dans le fonctionnement des appareils ou des 

systèmes situés dans son environnement ». A partir de cette définition, nous percevons deux 

exigences fondamentales de la CEM qui sont : 

Ne pas influencer de manière trop forte l'environnement électromagnétique dans 

lequel est situé le système ou le composant. Cette notion correspond au premier 

domaine de la CEM que l'on caractérise par le terme "émission". 

Ne pas être perturbé par l'environnement électromagnétique dans lequel se situe le 

système ou le composant. C’est le cas contraire et dans ce cas, c'est le terme de 

"susceptibilité électromagnétique" qui est employé pour caractériser ce domaine. 

Qu’il s’agisse d’émission ou d’immunité/susceptibilité, la problématique CEM n’est 

instaurée que s’il y a les trois composantes essentielles : 

La source (la source de perturbations) 

La victime (vulnérable aux perturbations) 

Le couplage entre les deux ou chemin de couplage. 

A partir de cette définition, nous pouvons diviser le domaine de la CEM en deux branches 

principales (émission et susceptibilité), dont chacune possède deux ou plusieurs 

composantes, comme le montre l’organigramme ci-dessous : 

Figure 1 : organigramme représentant les différentes branches de la CEM 

Aujourd’hui la plupart des produits mis sur le marché doivent répondre à certaines 

contraintes imposées par des normes. 

Nous avons différents types de normes CEM, celles qui sont dédiées aux équipements 

électroniques en général (grand public, médical, transport, etc.) regroupées sous diverses 

I. chahine 16


références : EN 50XXX, EN 55XXX, EN 60XXX, EN 61XXX. et celles qui sont dédiées aux 

méthodes de mesures au niveau des circuits intégrés moins nombreuses et plus exigeantes, 

connues sous les standards IEC 61967-X (émission) et IEC 62132-X (susceptibilité). 

En se basant sur ces normes, l’objectif final de la thèse est de développer des modèles pour 

représenter la susceptibilité conduite d’un composant électronique. Ces modèles seront 

utilisés par la suite dans les logiciels de simulation. Naturellement, ce travail sera divisé en 

deux grandes parties : caractérisation et modélisation. 

Après cette introduction générale, nous abordons dans le premier chapitre de ce manuscrit 

deux aspects essentiels de l’étude de la susceptibilité des composants : les principales sources 

de perturbations électromagnétiques qui peuvent nuire au fonctionnement d’un circuit 

intégré et un état de l’art sur les techniques de mesure en susceptibilité conduite. 

La caractérisation des circuits intégrés vis-à-vis des perturbations conduites : continues de 

type continuous wave (CW) et décharges électrostatiques (ESD) est présentée dans le 

deuxième chapitre. Nous aborderons successivement deux bancs de mesure dédiés à 

l’évaluation de la susceptibilité des circuits intégrés face aux perturbations mentionnées 

précédemment. 

Le troisième chapitre est consacré au volet modélisation de ce travail. A partir des résultats 

de mesures obtenus dans le chapitre 2, un modèle mathématique basé sur une approche 

neuronale est développé permettant de prédire le niveau de susceptibilité d’un circuit 

intégré. 

Nous terminons ce mémoire de thèse par une conclusion générale qui résumera le travail 

effectué et proposera les perspectives dégagées dans le domaine de la modélisation de 

l’immunité conduite des circuits intégrés. 

I. chahine 17

Chapitre 1 : Etat de l’art sur la susceptibilité conduite des circuits intégrés 

Chapitre 1 

Etat de l’art de la susceptibilité conduite des 

circuits intégrés aux perturbations 

électromagnétiques 

I. chahine 18


1. Introduction 

Dans ce chapitre, nous allons nous intéresser à un aspect important de la CEM des 

circuits intégrés. Il s’agit de leur susceptibilité aux perturbations conduites. 

Tout d’abord, nous allons évoquer les différentes sources de perturbations rayonnées et 

conduites auxquelles un circuit intégré peut être exposé dans un environnement donné. 

Nous tenons à souligner toutefois que les perturbations rayonnées sont à l’origine des 

perturbations conduites dans la majeure partie des cas. 

Ensuite, nous allons aborder les différentes techniques de mesure qui existent pour 

l’évaluation de la susceptibilité conduite d’un circuit intégré à travers un parcours de la 

littérature. Ces techniques de mesure seront classées en trois grandes parties : 

- les techniques de mesure en signaux continus ou modulés normalisées par la IEC 

(International Electrotechnical Commission) telles que : la méthode d’injection directe 

de puissance ou direct power injection (DPI), la méthode d’injection de courant ou bulk 

current injection (BCI) et la méthode de la cage de Faraday ou work faraday bench cage 

(WFBC) ; 

- les méthodes de mesures normalisées en décharges électrostatiques : human body 

model (HBM), machine model (MM) et charged device model (CDM) ; 

- les méthodes de mesures hors normes où nous récapitulons l’essentiel des 

expérimentations réalisées ces dernières années dans les laboratoires de recherche en 

France et à travers le monde. 

I. chahine 19


2. Les principales sources de perturbations électromagnétiques 

Dans cette partie, nous allons faire le point sur les différentes sources de perturbations 

qui sont à l’origine des principales causes de défaillances dans les circuits intégrés. 

Traditionnellement, les sources de perturbations électromagnétiques sont classifiées en deux 

grandes familles : perturbation d’origine naturelle et perturbation d’origine humaine [1-2]. 

Les Tableau 1 et Tableau 2 récapitulent les principales sources de perturbations d’origine 

naturelle et humaine. Une liste plus détaillée est fournie en annexe. 

Classification des principales sources de perturbations d’origine naturelle : 

- bruits statique et thermique 

- la foudre (proche ou lointaine) 

- brouillage d’origine solaire (ondes siffleuses, rayons cosmiques et solaires, etc.) 

Tableau 1: principales sources d’origine naturelle 

Classification des principales sources de perturbations d’origine humaine : 

- réseaux électriques et ses dérivés (lignes haute tension, interrupteurs des circuits de 

puissance, moteurs électriques, redresseurs, etc.) 

- équipements industriels et commerciaux grand public et médical (four micro-ondes, 

néons, équipements médicaux, etc.). 

- systèmes de communications (stations d’émissions de télévision, radio, radars, 

téléphonies mobiles, émetteurs/récepteurs Wifi, etc.) 

- lignes ferroviaires 

Tableau 2 : principales sources d’origine humaine 

Une approche alternative consiste à regrouper les sources de perturbations différemment. 

On distingue alors les sources de nature fréquentielle (signaux continus, modulés, etc.) les 

sources de type transitoires (décharges électrostatiques, signaux impulsionnels, etc.). 

L’avantage de ce classement réside dans le fait qu’il est plus approprié aux démarches de 

modélisation en CEM [1-4]. 

En nous appuyant sur des exemples, nous allons classer les sources de perturbations les plus 

représentatives selon les deux catégories annoncées précédemment. 

I. chahine 20


2.1. Sources fréquentielles 

Les sources fréquentielles ou permanentes émettent des perturbations aussi longtemps 

que l’appareil émetteur est en fonction. Comme exemple typique, nous pouvons citer 

l’horloge d’un système numérique. Elle est en fonctionnement tant que le système est 

enclenché. De plus, le niveau d’émission émis par ce dernier peut varier en fonction de la 

tâche engagée. Ces sources ont généralement une fréquence fixe ou une bande de fréquences 

très étroite, contrairement aux sources transitoires que nous allons évoquer par la suite. La 

liste suivante, non exhaustive, présente les principales sources fréquentielles de 

perturbations auxquelles un dispositif peut être soumis dans un environnement donné. 

2.1.1. Les émetteurs radios 

Les émetteurs radios sont caractérisés par une bande étroite de fréquences pouvant être 

située entre une centaine de kilohertz et quelques gigahertz. Les puissances maximales qui 

sont mises en jeu lors de l’émission peuvent s’étaler de quelques dizaines de milliwatts à 

quelques centaines de kilowatts. 

Il est très important de distinguer entre les émetteurs de télécommunications, d’une part 

ceux qui sont conçus pour émettre un rayonnement à longue distance, et d’autre part, les 

émetteurs destinés à des applications dans le domaine du grand public, médical, industriel, 

etc. et dont l’objectif est de transmettre le rayonnement à des distances très restreintes [5-6]. 

Nous citons quelques exemples des principaux émetteurs (télécommunication, grand public 

et médical), leurs fréquences ainsi que leur puissance maximale générée. 

Emetteurs Bande de fréquence (MHz) Puissance maximale générée (W) 

Relais radiofréquences et 

faisceaux hertziens 

Radiotéléphonies et 

stations relais, wifi, etc. 

Appareils médicaux et 

paramédicaux 

Fours à micro-ondes 

domestiques 

2 à 40 GHz ~ 1 

27 à 2500 0.1 à 1 

0,01 à 0,1 ~ 10 

2450 ~ 100 

Tableau 3 : principales sources d’émissions radiofréquences [6] 

I. chahine 21


Une liste plus détaillée sur une large gamme de produits peut être trouvée dans différents 

ouvrages scientifiques, et plus particulièrement dans l’ouvrage de Mr. Champiot [6], dont les 

références sont fournies par la STF (Source Télédiffusion de France). 

2.1.2. Les radars 

Les radars sont identifiés comme étant des émetteurs et doivent naturellement figurer 

parmi les éléments du Tableau 3. Néanmoins, Il existe différents types de radars dont les 

plus courants sont les suivants : les radars de contrôle aérien, les radars météorologiques, les 

radars de la marine, les radars de contrôle de vitesse et les radars militaires (forte puissance). 

Hormis les radars militaires, la puissance maximale ne dépasse pas généralement les 

centaines de kilowatts. Les radars à forte puissance, 10 GW, peuvent émettre des ondes 

électromagnétiques qui risquent de brouiller tout type d’appareils électroniques [6-7]. Ils 

sont donc un danger certain pour le bon fonctionnement des circuits intégrés. 

2.1.3. Les moteurs électriques dans un véhicule 

L’allumage des moteurs électriques au niveau des véhicules engendre des rayonnements 

électromagnétiques dus à la présence d’arcs électriques au niveau des bougies et du rupteur. 

Mais ce ne sont pas les seules sources d’émission identifiables. Il faut aussi compter sur la 

présence des systèmes électroniques de plus en plus nombreux, des moteurs en quantité 

grandissante (essuie vitre EV, groupe moto ventilateur GMV, lave projecteur LP, pompe 

essuie vitre PEV, ventilateur, etc.). Une étude datant de 2003 [8] montre le spectre des 

émissions des différents moteurs présents à bord d’un véhicule. La plage d’observation des 

fréquences s’étend de 30 kHz à 40 MHz. 

Figure 2 : spectre d’émission de plusieurs moteurs configurés de différentes manières fonctionnant 

à intensité nominale [8] 

I. chahine 22


2.1.4. Les circuits intégrés 

La miniaturisation progressive des technologies microélectroniques entraîne des 

problèmes d’émissions électromagnétiques qui deviennent de plus en plus présents et 

potentiellement dangereux à l’échelle d’une carte électronique. Cet accroissement des 

rayonnements s’explique par une consommation de courant grandissante lors des 

commutations des portes logiques, briques élémentaires de tous les circuits numériques. La 

consommation du courant dans certains cas peut atteindre plusieurs ampères sur un temps 

très court provoquant des émissions parasites en mode conduit et rayonné [9]. La gamme de 

fréquence de ces émissions est très large et elle ne cesse d’augmenter surtout avec 

l’augmentation constante des fréquences de travail des circuits intégrés. A titre d’exemple, la 

fréquence actuelle d’un microprocesseur de dernière génération est aux alentours de 3 GHz, 

comparée à une fréquence de 300 MHz il y a dix ans. 

Maintenant que nous avons évoqué quelques sources fréquentielles, nous allons nous 

intéresser aux sources dites transitoires. 

2.2. Sources transitoires 

Les sources transitoires ou intermittentes émettent des perturbations d’une manière 

irrégulière et imprévisible sur des intervalles de temps très espacés. Contrairement aux 

sources fréquentielles, elles sont difficiles à identifier et souvent ne sont pas récurrentes. Cela 

signifie que l’événement peut changer d’une situation à une autre. La foudre en est la 

parfaite illustration. 

2.2.1. La foudre 

La foudre est un phénomène naturel de nature électrique (décharge électrique) qui peut 

prendre plusieurs formes et peut avoir des conséquences graves sur les appareils électriques 

et les circuits intégrés plus particulièrement. Les effets de cette décharge sur ces derniers 

dépendent de plusieurs paramètres : l’intensité et le chemin suivi par le courant généré par la 

foudre, la forme de la décharge, la distance qui sépare le lieu de production de la foudre des 

circuits intégrés, la polarisation s’il s’agit d’une décharge positive ou négative, etc. 

Les courants de foudre ont des formes d’ondes bien spécifiques. Généralement, on n’a pas 

une seule décharge mais une série de plusieurs décharges. La première décharge est la plus 

intense. Les courants de foudre ont la forme d’une impulsion avec un temps de montée très 

I. chahine 23


réduit de l’ordre de quelques dizaines de µs pour les décharges négatives et de presque le 

double pour les décharges positives. La durée d’une décharge est de quelques millisecondes. 

La valeur maximale du courant peut atteindre quelques centaines de kiloampères [6]. 

2.2.2. Les décharges électrostatiques 

Une décharge électrostatique, ou Electrostatic Discharge (ESD), est un phénomène physique 

dû au transfert de charges électriques entre deux objets ou deux corps portés à des niveaux 

de potentiels électrostatiques différents par suite de l’accumulation de charges d’électricité 

statiques. Ce phénomène est généralement accompagné par un courant de forte intensité. 

Plusieurs mécanismes sont à l’origine de la création des ESD, mais les plus remarqués sont 

les suivants : l’induction, la triboélectricité et le contact avec les objets préalablement chargés. 

La forme d’onde d’une décharge électrostatique dépend d’une multitude de paramètres et de 

différents scénarios dans lesquels ces événements peuvent avoir lieu. Une étude assez 

détaillée qui couvrira les différents aspects de ce domaine sera présentée dans la suite de ce 

manuscrit. 

Il est à noter que les dégradations engendrées par les ESD sont nombreuses : détérioration ou 

destruction des circuits intégrés sensibles, effacement ou changement des données 

magnétiques, et dans certains cas extrêmes, elles peuvent provoquer des explosions ou des 

incendies dans les environnements inflammables [10]. 

On estime que chaque année, 20 à 25 milliards d’euros sont perdus au niveau mondial à 

cause des dommages provoqués par les décharges électrostatiques, dans la seule industrie 

électronique [11]. 

De nos jours la plupart des circuits intégrés mis sur le marché sont équipés de circuits de 

protections électriques pour les protéger des éventuels problèmes de décharges 

électrostatiques. Ils sont présents essentiellement sur les entrées/sorties. En effet, sans ces 

protections, le circuit serait extrêmement sensible et risquerait d’être détruit par la moindre 

surtension à ses bornes provoquée par la décharge. 

2.2.3. Les armes électromagnétiques de forte puissance 

L’explosion d’une bombe atomique ou nucléaire génère une impulsion 

électromagnétique qui se caractérise par une forte intensité sur une durée très courte. Il 

existe deux types d’impulsion électromagnétique nucléaire (IEMN) qui sont définies selon 

l’altitude de l’explosion : 

1. Haute altitude (≥ 40 Km et ≤ 500 Km) 

I. chahine 24


2. Basse altitude (≤ 2 Km) 

La première impulsion se décompose en trois sous impulsions : immédiate, intermédiaire et 

finale. 

- L’impulsion immédiate est d’une très forte amplitude (l’amplitude maximale du champ 

électrique est de 50 kV/m) avec un temps de montée de 2,5 ns. C’est l’impulsion la plus 

nuisible et qui intéresse la grande majorité des industriels. 

- L’impulsion intermédiaire se caractérise par une amplitude moins importante d’une 

valeur de 10 à 100 V/m pour des durées comprises entre 0,01 et 0,1 µs. 

- L’impulsion finale ou retardée est de très faible amplitude (38 mV/m) mais de très 

longue durée (20 s pour les impulsions positives et 130 s pour les impulsions négatives) et un 

temps de montée assez large de 0,9 s environ [6] [12]. 

La seconde impulsion est la plus destructive. Elle se caractérise par une impulsion de très 

courte durée, un temps de montée très faible et un champ électrique très important. Son 

action est très localisée avec un large spectre électromagnétique. 

2.2.4. Les rayons solaires et cosmiques 

L’interaction des particules rencontrées dans un environnement radiatif, les neutrons 

atmosphériques par exemple, avec les matériaux semi-conducteurs peut induire des 

défaillances perturbant la fonctionnalité de ce dernier, voir conduire à sa destruction. Trois 

conséquences peuvent résulter de ces interactions : Une ionisation du semi-conducteur, une 

création de défauts dans la structure cristalline du semi-conducteur et une ionisation d’un 

matériau diélectrique. Le premier phénomène est le plus fréquent et généralement son 

impact se réduit à une ionisation temporaire du semi-conducteur. Cet effet dû au passage 

d’une seule particule dans le semi-conducteur est appelé single event effet (SEE). 

Ces effets sont apparus durant les trois dernières décennies et se sont multipliés avec la 

réduction progressive des dimensions technologiques des circuits intégrés. Les principaux 

effets sont les suivants : 

- Le single event upset (SEU) est un événement qui désigne la corruption réversible 

d’une information électronique. Cet événement est connu en électronique numérique et 

se caractérise par un changement d’un état logique en son état complémentaire. En 

électronique analogique cet effet se manifeste par une variation transitoire d’un 

paramètre électrique (courant, tension ou charge électrique). 

I. chahine 25


- Le single event latchup (SEL) et snapback (SES) : le SEL, déclenché par une particule 

unique produit un effet équivalent au phénomène du latchup. Le SES aboutit comme le 

SEL à un état de courant élevé qui peut conduire à la destruction du circuit intégré. 

- Le single event burnout (SEB) et le gate rupture (SEGR) : le SEB est un événement qui 

peut mener à la destruction par emballement thermique du circuit intégré. Tandis que 

le SEGR est un phénomène dû au claquage diélectrique de l’oxyde de grille. Cet 

évènement est très commun dans les circuits intégrés opérant à basse tension. 

De nos jours, il existe de nombreuses techniques physiques ou logicielles pour limiter la 

susceptibilité des circuits intégrés aux différents effets de radiations. On parle de protections 

physiques (les isolants sur semi-conducteur, les anneaux de garde pour la protection contre 

les latchups, etc.) ou bien de protections logicielles (contrôle des courants d’alimentation et 

des flux de données, des codes de correction d’erreurs, etc.) [13-14]. 

La présentation de ces différentes sources de perturbations permet de mieux appréhender les 

difficultés que nous allons rencontrer par la suite quand il s’agira d’évaluer la susceptibilité 

d’un circuit ou d’un composant électronique. La diversité des phénomènes perturbateurs 

implique que chaque dispositif à protéger devra l’être pour l’ensemble des sources. On 

entrevoit la complexité de la tâche, puisqu’il faudra soumettre le circuit à une batterie de 

tests afin de vérifier et de garantir un niveau de protection suffisant. La suite de notre travail 

visera à présenter les méthodes de mesures actuellement disponibles et les nouvelles 

approches proposées par la communauté scientifique. 

I. chahine 26


3. Les méthodes de mesures en susceptibilité 

Dans cette partie, nous allons exposer les différentes méthodes de mesure pour 

l’évaluation de la susceptibilité conduite des circuits intégrés. 

3.1. Les méthodes de mesure normalisées 

Ces méthodes de mesure sont présentées dans la littérature dans le cadre de la 

proposition du standard IEC 62132. Elles exigent que lors des campagnes de mesure, le 

circuit soit en fonctionnement nominal. 

3.1.1. BCI (Bulk Curent Injection) : IEC 62132-3 

Cette méthode consiste à injecter un courant perturbateur sur une ou plusieurs 

entrées/sorties d’un circuit intégré à l’aide d’une pince de couplage. Une seconde pince de 

relecture, placée au plus proche du circuit à tester, permet de mesurer le courant 

effectivement injecté dans le fil de test. C’est bien cette valeur de courant qui entre dans le 

circuit et provoque ou pas sa défaillance. 

Figure 3 : principe de mesure par BCI. 

Cette méthode fonctionne dans la bande 1 MHz – 1 GHz. Cette limitation est due aux 

caractéristiques de la pince d’injection. 

Les inconvénients de cette méthode résident surtout dans la nécessité d’une puissance 

incidente considérable pour la génération du courant perturbateur [15]. 

3.1.2. DPI (Direct Power Injection) : IEC 62132-4 

C’est l’une des méthodes de mesure les plus utilisées. Son principe de fonctionnement est 

basé sur une approche de couplage directe entre une onde électromagnétique (perturbation) 

et la broche d’un circuit intégré par le biais d’une capacité de couplage RF. Cette méthode 

fera l’objet d’une description plus détaillée dans le chapitre 2 de ce manuscrit. 

I. chahine 27


3.1.3. La WBFC (Work Bench Faraday Cage): IEC 62132-5 

Le principe de fonctionnement de cette méthode repose sur l’injection directe d’une 

perturbation RF dans le circuit sous test à travers une impédance d’une valeur égale à 100 Ω. 

La perturbation est générée par un générateur de signaux RF et amplifiée par la suite par un 

amplificateur RF. Un coupleur bidirectionnel est présent afin de permettre la mesure précise 

des puissances incidente et réfléchie. La carte sur laquelle est monté le circuit intégré est 

placée à l’intérieur d’une cage de Faraday. L’alimentation ainsi que les autres signaux 

nécessaires au fonctionnement de la carte passent à travers des filtres (F) afin d’éviter 

l’insertion ou la fuite de toute perturbation autre que celle délivrée par le générateur RF. La 

méthode de mesure est proposée pour une bande de fréquences s’étalant de 150 kHz à 

1 GHz. 

Figure 4 : principe de mesure par WFBC 

La méthode est adaptée pour la mesure de la susceptibilité conduite d’un circuit intégré. 

Toutefois, lorsque les dimensions de la cage et de la carte sous test sont proches de la 

longueur d’onde de la source, il se produit des phénomènes de cavité résonnante qui sont 

préjudiciables pour la mesure [16]. 

3.2. Les méthodes normalisées de mesure en décharges électrostatiques 

Les décharges électrostatiques ont fait leur apparition en électronique dans la fin des 

années soixante et depuis elles sont devenues une réelle menace pour les circuits intégrés. 

I. chahine 28


Leur impact négatif sur la fiabilité des composants a entraîné l’émergence d’un sous 

domaine complet de la microélectronique dédié à leurs études. Auparavant, les tests ESD 

étaient effectués sur des circuits hors tensions. Aujourd'hui, ce n’est plus le cas et ces tests 

sont de plus en plus réalisés sur des composants sous tensions. 

Les tests ESD sont développés et normalisés par plusieurs organisations telles que : 

ESDA (Electrostatic Discharge Association) ; 

AEC (Automotive Electronics Council); 

EIA/JEDEC (Electronic Industries Alliance/Joint Electron Device Engineering 

Council); 

MIL/STD (US Military Standard) ; 

IEC sous les standards 61000 – 4 -2. 

Beaucoup de paramètres peuvent influencer la forme et la durée totale d’une décharge 

électrostatique. Pour cette raison, plusieurs modèles de décharges ont été développés. Le 

modèle le plus courant et le plus ancien est celui du corps humain, (d’appellation anglaise 

‘’human body model’’ (HBM)) qui, chargé électriquement, se décharge au travers d’un 

circuit intégré. Il existe aussi un modèle pour décrire la décharge produite par un 

équipement, sur un autre. C’est le ‘’machine model’’ (MM). Ce modèle constitue une version 

étendue et simplifiée du modèle HBM. Un troisième modèle permet de représenter les 

décharges engendrées par le circuit intégré sur lui-même, ‘’charged device model’’ (CDM). 

Ces modèles ainsi que les techniques de mesures associées seront détaillés dans les 

paragraphes suivants [17-19]. 

3.2.1. Test HBM 

Les charges électrostatiques se trouvant à l’origine dans un corps humain sont transférées 

à l’extérieur par simple contact avec un corps chargé, par exemple quand le doigt d’un corps 

humain touche un circuit intégré. Ce phénomène de charge et de décharge peut être 

modélisé sous forme d’un circuit électrique équivalent simplifié comme le montre la 

Figure 5. 

I. chahine 29


Figure 5 : modèle électrique équivalent d’un HBM 

Il s’agit de remplacer le corps humain par une source haute tension qui vient se charger via 

un réseau passif RC. Les valeurs de la résistance R et de la capacité C sont respectivement de 

l’ordre de 1500 Ω et 100 pF. 

Avant la décharge, la capacité est typiquement chargée à des tensions très élevées de l’ordre 

de quelques kV. Cette tension de précharge est utilisée pour caractériser l’intensité de la 

décharge HBM. Cette dernière est assimilée à une impulsion de courant indépendante du 

circuit à tester. 

La forme d’onde du courant de décharge est représentée sur la Figure 6. La durée moyenne 

de l’événement est de 200 à 300 ns avec un temps de montée compris entre 2 et 10 ns. La 

valeur du pic de courant varie quant à elle en fonction de la tension de précharge. 

Dans le cas des circuits intégrés, une robustesse minimale de 2 kV est nécessaire pour 

permettre leur manipulation sans risque pour les conditions de stockage et d’assemblage, ce 

qui correspond à un courant de 1,3 A [10]. 

Figure 6 : forme d’onde du courant d’une décharge HBM à 2 kV 

I. chahine 30


Dans certains ouvrages scientifiques comme dans la norme IEC 61000-4-2, nous retrouvons 

une autre forme d’onde pour le HBM avec des caractéristiques légèrement modifiées comme 

le montre la Figure 7. Ceci est dû en effet à des conditions de test différentes. 

Figure 7 : forme d’onde du courant d’une décharge HBM à 8 kV 

Le temps de montée est de 0,7 à 1 ns et la largeur d’impulsion est plus réduite de l’ordre de 

200 ns [17]. 

Enfin, le modèle HBM assure une bonne répétitivité et représentativité de la décharge 

engendrée par un corps humain. Il est intégré pratiquement dans la plupart des simulateurs 

industriels de type générateur ESD, ESD Gun, etc. 

3.2.2. Test MM 

Le modèle MM est utilisé pour reproduire la décharge que peut générer une machine, un 

robot par exemple, sur un circuit intégré. 

Il s’agit entre autres d’une extension du modèle HBM présenté précédemment, à défaut des 

valeurs de la capacité et de la résistance. La valeur de la capacité est pratiquement le double 

(200 pF) et celle de la résistance est presque nulle. 

La tension de précharge de la capacité est de quelques centaines de volt, ce qui semble être 

suffisant pour générer une décharge ESD assez sévère. 

I. chahine 31


Figure 8 : modèle électrique équivalent d’un MM 

La forme d’onde du courant d’une décharge MM est oscillatoire comme l’illustre la Figure 9. 

La valeur maximale du courant peut atteindre les 10 A [10] [17]. 

Figure 9 : forme d’onde du courant d’une décharge MM 

Les tests MM ne sont pas parfaitement reproductibles, surtout à des niveaux de tension de 

précharge relativement élevés c’est-à-dire au-delà de 300 V. Pour cette raison les 

spécifications actuelles sur les circuits intégrés recommandent des niveaux de tension de 

précharge de 200 V. 

3.2.3. Test CDM 

Le modèle CDM diffère des deux modèles présentés précédemment, étant donné que la 

décharge ne vient pas d’un agent extérieur, mais c’est bien le circuit lui-même qui la 

provoque. 

Les charges (positives ou négatives) sont stockées à l’intérieur même du circuit intégré, par 

exemple dans le substrat P d’un circuit MOS (metal oxyde semi-conductor) comme l’illustre 

la Figure 10. Quand l’une des broches du circuit est connectée accidentellement à une masse 

I. chahine 32


externe, le circuit se décharge de l’intérieur vers l’extérieur en générant une décharge 

électrostatique représentée par le courant IESD (figure 10). 

Figure 10 : principe de génération d’une décharge CDM 

Il est difficile de trouver un modèle électrique équivalent pour représenter ce phénomène à 

cause de la multitude de paramètres qui peuvent entrer en jeu au moment de la décharge, à 

savoir : le boîtier, la puce, le chemin de la décharge, le temps, etc. Toutefois, il est toujours 

possible de trouver un modèle simplifié pour estimer la forme et la valeur de l’impulsion 

générée. 

Des études montrent que la durée de la décharge est très brève, quelques nanosecondes, et 

que les temps de montées peuvent atteindre quelques dixièmes de nanosecondes. Les pics de 

courant atteignent plusieurs dizaines d’ampères [17] [19]. 

La forme d’onde générée peut ressembler à l’impulsion de la Figure 11. 

Figure 11 : forme d’onde du courant d’une décharge CDM 

Les différentes méthodes de test décrites précédemment consistent à présenter au circuit 

sous test une série d’impulsions afin d’évaluer sa robustesse. Toutefois, si nous exposons le 

I. chahine 33


circuit longtemps à une série d’impulsions, il y a de forte chance qu’il soit détérioré. Les 

impulsions présentées précédemment correspondent en effet au seuil maximal qu’un circuit 

intégré peut supporter. 

L’objectif primordial des méthodes de test en susceptibilité conduite est de pouvoir 

« simuler » l’environnement perturbateur dans lequel le circuit opère et établir un seuil à 

partir duquel ces perturbations deviennent sérieusement nuisibles. Les conséquences des 

ESD peuvent être de nature logicielle (un changement d’état logique) ou bien physique (qui 

vont du vieillissement prématuré jusqu’à la création de court-circuit ou de circuit ouvert). 

Par ailleurs, selon l’amplitude et la durée du courant, d’autres défaillances de nature 

thermique peuvent se produire lorsqu’on dépasse la température critique d’un matériau. 

Cela peut entraîner une fusion partielle ou totale du circuit intégré. 

Parallèlement aux méthodes de mesure normalisées, plusieurs expérimentations ont été 

réalisées afin de mieux comprendre les phénomènes de susceptibilité conduite dans les 

circuits intégrés. Ces expérimentations sont abordées dans les paragraphes qui suivent. 

3.3. Expérimentations autour de la susceptibilité conduite des circuits 

intégrés 

Elles sont généralement inspirées des méthodes de mesure normalisées. Dans la plupart 

des cas, elles font varier les paramètres habituels suivant une méthode d’agression: 

- la technique d’injection ; 

- la bande de fréquence; 

- la puissance et la forme d’onde des signaux perturbateurs (signaux continus, modulés, 

décharges électrostatiques, signaux impulsionnels, burst, etc.); 

Certaines de ces méthodes ont été adoptées comme base de standards dans le cadre d’une 

future approche de normalisation. 

La première expérimentation que nous allons présenter est une étude antérieure au standard 

DPI actuel. 

3.3.1. Banc d’agression HF (100 MHz – 1 GHz). Nucleïtides, France 

Il a été mis en place par Mrs. O. Maurice et J. Pigneret à Nucleïtides pour évaluer la 

susceptibilité des circuits intégrés vis-à-vis des agressions électromagnétiques de type 

sinusoïdes modulées en amplitude sur une large bande de fréquences [20-21]. L’avantage 

d’injecter de tels types de signaux écarte le risque de la dégradation du circuit sous test par 

I. chahine 34


effet thermique. On ne s’intéresse alors qu’aux effets de perturbations et non pas aux effets 

de dégradation. 

Le banc de mesure repose sur le principe d’injection directe d’une perturbation sur la broche 

du circuit intégré via une capacité de couplage (C=10 pF) montée en surface (CMS) et soudée 

au plus proche du composant comme le montre la Figure 12. 

Figure 12 : synoptique du banc d’agression de Nucléitides 

La capacité est connectée d’un côté à un connecteur SMA (SubMiniature version A) et de 

l’autre côté à la broche du circuit dans le but de minimiser les pertes lors de l’injection du 

signal. 

Les caractéristiques du banc varient selon que le circuit à tester est de type numérique ou 

analogique. En fonction de la fréquence maximale de fonctionnement du circuit, différents 

cas tests sont envisagés : 

Si la fréquence de la perturbation est supérieure à la fréquence de travail du circuit, on parle 

dans ce cas de phénomène « out-band ». Dans le cas inverse, on parle de phénomène « in- 

band ». 

Il est également possible avec cette technique de synchroniser l’injection d’une perturbation 

avec le fonctionnement du circuit. Dans ce cas, l’injection peut intervenir sur un front 

montant ou descendant, un état haut ou bas, etc. 

La détection de la défaillance du circuit se fait en sortie. Cette dernière perturbée est 

comparée avec la sortie d’un autre circuit identique (de même technologie) mais non 

perturbée. La comparaison est faite par l’intermédiaire d’un circuit spécifique de type ou 

exclusif de même technologie que le circuit testé, complété par un circuit de retard (R-C) afin 

de mieux détecter les phénomènes de décalage temporel ou de désynchronisation. 

Ce banc de mesure présente plusieurs avantages : il est large bande et utilise un critère de 

défaillance relativement robuste. Cependant, son handicap majeur réside dans le temps de 

réalisation et de réglage [22]. 

I. chahine 35


3.3.2. Banc d’agression par lignes couplées. TELICE/IEMN, France 

L’expérimentation suivante met l’accent sur une nouvelle technique d’injection. Cette 

dernière se présente comme une solution alternative au principe de couplage classique 

pratiqué par la norme DPI. 

Le principe de ce banc repose sur un couplage électromagnétique uniformément distribué 

entre deux lignes de propagation. Une première ligne, dite ligne perturbatrice, est connectée 

directement d’un côté à la source de perturbation, en l’occurrence un générateur de signaux 

RF, et de l’autre côté à une impédance de charge. La seconde ligne, est quant à elle, connectée 

directement au circuit sous test et forme la ligne réceptrice. Le choix des lignes se fait selon 

leurs longueurs : si la longueur est supérieure à 30 cm, un câble bifilaire est recommandé. 

Inversement, les lignes peuvent être réalisées sur des circuits imprimés ce qui permet de les 

placer dans des conditions semblables à celles rencontrées sur la carte électronique (même 

impédance). 

Par ce moyen, on peut réaliser un couplage assez important entre la puissance de la source et 

la puissance sur les lignes de façon à introduire un certain niveau de bruit (tension ou 

courant) au circuit sous test pour provoquer un dysfonctionnement [23-24]. 

Ce montage a été testé sur une gamme de circuits intégrés de complexité variable. Il sera 

commenté plus en détails et comparé à d’autres systèmes d’injections dans le chapitre 2 de ce 

manuscrit. 

3.3.3. Caractérisation des circuits intégrés aux EFT (Electrical Fast 

Transient)/Burst. Polytechnique de Turin, Italie 

L’expérimentation qui suit met en évidence une nouvelle méthode de caractérisation 

originale pour l’étude de la susceptibilité des circuits intégrés aux perturbations de type 

burst. On s’intéresse ici aux interférences de mode commun. Le pire cas qui peut surgir en 

susceptibilité c’est quand les courants dits de mode commun Icm , collectés par les câbles de 

connexion, circulent entre les deux points de masse extrêmes sur un circuit imprimé, par 

exemple entre les points Masse 2 (Gnd2) et Masse 1 (Gnd1) comme l’illustre la Figure 13. 

Cet événement peut être reproduit en injectant un courant, sous forme d’un signal pulsé de 

type burst, sur la masse du PCB tout en observant son déplacement sur la carte. Pour cela, il 

faut disposer d’un banc de mesure bien spécifique comme celui de la Figure 13. Ce banc est 

constitué essentiellement d’une carte électronique à deux couches et d’un générateur de 

signaux burst. Le circuit sous test est monté sur la couche supérieure (Masse1) et toutes ses 

broches de masse sont reliées à la masse de la carte. 

I. chahine 36


Figure 13 : principe de fonctionnement de la technique de mesure [25] 

Le principe de fonctionnement de cette technique s’inspire essentiellement de la technique 

de mesure normalisée : IEC 61000-4-4 destinée à la base à l’évaluation de la susceptibilité des 

systèmes électroniques aux signaux burst. Les courants perturbateurs sont délivrés par un 

générateur de signaux burst au travers d’une pince capacitive qui contient un câble qui la 

relie au PCB comme l’illustre la Figure 14. L’objectif de cette pince est de maintenir une 

valeur constante de la capacité entre la sortie du générateur et l’entrée du PCB. 

Figure 14 : synoptique du dispositif de perturbation [26] 

La valeur du courant perturbateur Icm est augmentée constamment jusqu’à ce qu’un 

dysfonctionnement soit observé au niveau du circuit sous test, ou quand le niveau maximal 

de la source de perturbation est atteint. Le critère de défaillance est appliqué à l’une des 

sorties du circuit sous test. Par ailleurs, la perturbation doit être appliquée suffisamment 

longtemps (plus de 2 minutes) afin de mieux détecter les éventuels dysfonctionnements dans 

le circuit à tester. Les défaillances se manifestent généralement par un certain déphasage 

entre le signal nominal et perturbateur. La technique de mesure a été validée sur un 

microcontrôleur 8 bits, et des résultats intéressants ont été obtenus [25 -26]. 

I. chahine 37


A l’instar de la technique précédente, l’expérimentation suivante s’intéresse à l’investigation 

de la susceptibilité des circuits intégrés aux signaux bursts en mettant en place un dispositif 

de mesure très sophistiqué. 

3.3.4. Caractérisation des circuits intégrés aux EFT/burst. Freescale, Langer 

EMV-Technik GmbH et Austriamicrosystems AG, Allemagne/Autriche 

Cette technique de mesure a été proposée par les trois compagnies comme base de 

standard afin de couvrir le spectre des méthodes de mesure en susceptibilité conduite. Elle 

repose sur le principe d’injection directe qui consiste à superposer, dans ce cas de figure, une 

perturbation de type burst sur la broche d’un circuit intégré. La méthode recommande 

l’utilisation d’une plate forme bien spécifique pour la réalisation des mesures comme le 

montre la Figure 15. 

Figure 15 : synoptique du banc de mesure [27] 

L’élément essentiel du banc est l’adaptateur de circuit intégré. Il est relié à un plan de 

connexion qui est utilisé pour alimenter le circuit et le mettre dans un mode d’opération 

adéquat. Au cours des mesures, la sonde est connectée au plan de masse grâce à un système 

d’aimantation. Ceci lui garantit un parfait plan de masse. La broche du circuit à tester est 

connectée à la sonde par l’intermédiaire d’une broche de contact. La sortie du circuit sous 

test est branchée à l’oscilloscope afin de visualiser en temps réel la réponse du circuit quand 

une perturbation lui est appliquée. Différents types de sondes sont utilisés lors des mesures: 

des sondes de courant (série 20X) ou de tension (série 30X). Ces dernières sont alimentées par 

un appareil bien spécifique intitulé BPS (burst power station) qui est commandé par un 

ordinateur afin de mieux simplifier et de maîtriser l’injection des signaux parasites dans le 

circuit. Par ailleurs, le principe simplifié du banc de mesure peut être schématisé par la 

Figure 16. Il s’agit en effet d’adopter le principe d’injection directe d’une perturbation via 

une capacité de couplage. La valeur de cette dernière varie selon la sonde utilisée. Pour une 

I. chahine 38


sonde de courant, sa valeur est estimée à 1.2 µF et pour une sonde de tension, elle est estimée 

à 18 pF. La valeur de la résistance change également selon les sondes utilisées de 1 Ω à 100 Ω. 

Figure 16 : principe simplifié d’injection 

La technique de mesure a été testée sur un simple microcontrôleur programmé de manière à 

ce que l’une de ses sorties change d’état logique à la fin de l’exécution du programme [27]. 

Au moment de l’application de la perturbation et quand le niveau de cette dernière devient 

important, plusieurs types de défaillances ont été observés au niveau du microcontrôleur : 

un reset imprévu, un arrêt de l’exécution du code, un redémarrage automatique, une 

augmentation de l’activité interne du courant, etc. 

L’expérimentation suivante présente une nouvelle technique de mesure pour détecter les 

défauts de type Jitter dans un circuit intégré. 

3.3.5. Caractérisation des circuits intégrés aux signaux impulsionnels. Philips, 

Pays-Bas 

Cette méthode consiste à identifier essentiellement les anomalies de type Jitter dans les 

circuits intégrés. Les perturbations mises en jeu lors des mesures sont essentiellement des 

signaux impulsionnels de type décharge électrostatique ou burst. La stratégie adoptée par la 

méthode repose sur les mécanismes suivants : tout d’abord, il faut programmer le circuit 

sous test, ensuite il faut définir un signal de référence en sortie et lui attribuer une fenêtre 

d’immunité comme le montre la Figure 17. Après, il faut découper le signal de référence en 

plusieurs pas d’immunité. Par la suite, il faut injecter une impulsion à n’importe quelle 

broche du circuit. La réponse de ce dernier sera donnée en terme de variation de sa 

composante temporelle (jitter) [28]. 

I. chahine 39


Figure 17 : stratégie adoptée par la technique d’injection 

L’injection de la perturbation peut avoir lieu sur différentes broches du circuit : la masse, 

l’alimentation, les entrées/sorties, etc. Un circuit de couplage est prévu pour chaque 

injection. 

- circuit de couplage sur la masse : 

La perturbation est appliquée à la résistance de 1 Ω, et par la suite à la broche de masse du 

circuit par l’intermédiaire d’un transformateur de couplage. L’inductance (L), qui est montée 

en parallèle avec la résistance 1 Ω, sert à diriger la composante continue vers la masse. 

Le circuit de couplage présenté sur la Figure 18 permet d’assurer un transfert stable et total 

de la perturbation à la broche masse sur une large bande : 500 kHz – 1 MHz. 

Figure 18 : schéma bloc du circuit de couplage sur la masse 

- circuit de couplage sur l’alimentation : 

Le circuit de couplage utilisé correspond bien à celui d’un té de polarisation classique (L, C). 

Le rôle de la capacité CAC est de bloquer l’accès du courant continu au transformateur de 

couplage et par conséquent au générateur de signaux burst. Les deux inductances L1 et L2 

montées en série ont pour mission de bloquer tout passage indésirable des signaux burst 

vers l’alimentation Vdd. 

I. chahine 40


Figure 19 : schéma bloc du circuit de couplage sur l’alimentation 

Le circuit assure un transfert total de la perturbation sur une large bande de fréquences : 500 

kHz – 1 GHz [28]. 

La méthode est connue par sa bonne reproductibilité. Elle a été acceptée comme base de 

standard pour la caractérisation de la susceptibilité des circuits intégrés aux impulsions 

électromagnétiques sous la référence IEC -62215-2 NP. 

Le paragraphe suivant présente une méthode d’injection localisée par décharges 

électrostatiques. 

3.3.6. Caractérisation des circuits intégrés aux décharges électrostatiques. 

Université Missouri-Rolla, Etats-Unis 

Cette technique a été mise en place afin de tester la sensibilité des composants 

numériques complexes aux différents types de décharges électrostatiques. Elle est 

parfaitement adaptée à la taille des circuits intégrés. 

Les décharges électrostatiques sont générées grâce à une source haute tension et un TLP 

(Transmission Line Pulser). Le déplacement de la sonde au-dessus de la carte est contrôlé par 

un ordinateur (PC) moyennant un positionneur à 3 dimensions comme le montre la Figure 

20. Le générateur utilisé génère des impulsions quasi-rectangulaires de temps de montée de 

l’ordre de 200 picosecondes. La largeur de chaque raie d’impulsion est en général de 

quelques nanosecondes. La tension maximale qui peut être délivrée par la source haute 

tension est de 5000 V [29]. 

I. chahine 41


Figure 20 : système de balayage 3D pour l’évaluation de l’immunité d’un composant aux ESD [29] 

Le système de balayage est constitué de 5 parties principales : 

un positionneur à 3 dimensions, 

un générateur de haute tension et un TLP, 

un banc de support pour la sonde, 

différentes catégories de sondes. 

ordinateur de contrôle. 

Tout d’abord le système effectue un balayage intégral de la carte électronique avec des 

sondes bien spécifiques afin de localiser les points les plus sensibles de la carte. Ces points 

peuvent être des broches de contact (PINs), des pistes, etc. Après localisation des zones 

sensibles, l’étape suivante consiste en l’injection directe d’impulsions avec des sondes 

calibrées. Par ce moyen, une cartographie de la susceptibilité du composant est extraite qui 

donne une idée bien précise du seuil de susceptibilité ou des zones de défaillance sur un 

circuit intégré ou sur une carte électronique comme le montre la Figure 21. 

Figure 21 : cartographie des niveaux de susceptibilité d’une carte mère [29] 

I. chahine 42


3.3.7. Caractérisation des circuits intégrés aux signaux modulés. Université de 

Maryland, Etats-Unis. 

La méthode proposée consiste à coupler une perturbation RF modulée à l’entrée 

d’horloge d’un circuit intégré (compteur 8 bits, en technologie AMI 0.5 µm) en utilisant le 

principe d’injection directe par DPI. Le banc de mesure est illustré à la Figure 22. 

L’originalité de ce banc par rapport à un banc DPI classique se manifeste par l’intégration de 

deux filtres à la sortie du coupleur. Ces filtres sont utilisés dans le but d’éliminer les 

éventuels effets de charge dus à l’utilisation d’un té de polarisation classique. Le premier 

filtre utilisé est un passe haut d’une fréquence de coupure de 500 MHz. Il sert à adapter la 

fréquence du signal perturbateur RF. Un second filtre passe bas d’une fréquence de coupure 

de 100 MHz, est utilisé pour ajuster l’enveloppe du signal RF. Deux sondes sont placées à 

l’entrée et à la sortie du circuit sous test pour relever les niveaux de perturbations [30]. A 

part cela, nous retrouvons les équipements classiques d’un banc de mesure DPI : un 

générateur RF, un amplificateur de puissance, un coupleur bidirectionnel, un wattmètre, etc. 

Figure 22 : principe du banc de mesure 

En fonctionnement normal, le compteur effectue son cycle de comptage en se servant de 

l’horloge interne du circuit intégré. Après l’application de la perturbation modulée, la sortie 

du circuit commence à fluctuer et des erreurs logiques apparaissent uniquement dans la 

bande [1 – 1,3] GHz. Les puissances incidente et réfléchie sont relevées dans le tableau ci- 

dessous : 

I. chahine 43


Puissance (dBm) 

Fréquence (GHz) 

1,0 1,1 1,2 1,3 

Puissance incidente 20,1 17,9 16,9 20,5 

Puissance réfléchie 13,3 13,8 6,3 15,3 

Puissance transmisse 16,8 15,2 14,7 16,6 

Coefficient de réflexion (Ѓ) 0,559 0,653 0,392 0,652 

Tableau 4 : résultats de mesure 

A partir des résultats de mesure du Tableau , nous pouvons déduire que le circuit est plus 

susceptible à la fréquence 1,2 GHz qu’aux autres fréquences. Puisqu’à cette fréquence nous 

retrouvons la plus petite valeur de puissance transmise et le coefficient de réflexion le plus 

faible. Cela veut dire que la moindre perturbation est capable de brouiller le fonctionnement 

du circuit. 

La dernière expérimentation présente une technique d’injection pour perturber la masse 

d’un circuit intégré. 

3.3.8. Caractérisation de la broche masse des circuits intégrés à différents 

types de perturbations. NEC Corp. - Japon 

Cette technique de mesure est inspirée essentiellement de deux techniques de mesures 

normalisées : la WFBC (IEC 62132-5) et la DPI (IEC 62132-3). Elle offre toutefois des 

avantages par rapport à ces deux méthodes conventionnelles [31]. 

Par rapport à la WFBC : 

- Les mesures sont réalisées indépendamment de la distance qui sépare le circuit sous 

test des plans métalliques. 

- Elle n’est pas influencée par le design du PCB. La perturbation est injectée 

directement sur la broche masse du circuit et non pas sur le plan de masse comme 

c’est le cas avec la WFBC. 

Par rapport à la DPI : 

La méthode DPI privilégie l’injection sur le Vdd ou sur les entrées/sorties du circuit intégré. 

En aucun cas, elle n’aborde l’injection sur la masse. 

I. chahine 44


Figure 23 : principe d’injection de la méthode de mesure 

La méthode a été testée sur un circuit analogique CMOS intégré dans un régulateur de 

puissance, dispositif que nous retrouvons assez souvent dans les cartes électroniques des 

appareils téléphoniques mobiles. Une perturbation d’une fréquence de 915 MHz modulée en 

amplitude, avec un facteur de modulation de +/- 80% et d’une fréquence de 1 kHz est 

injectée dans la broche masse de ce dispositif. Généralement, l’injection d’une telle 

perturbation provoque un décalage (offset) dans la tension d’alimentation [32]. Cet offset 

doit être rectifié. La courbe ci-dessous montre la puissance de perturbation (dBm) qui 

correspond bien à la puissance transmise (puissance incidente moins puissance réfléchie) en 

fonction de la tension de correction en mV. 

Figure 24 : résultats de mesure qui représente la tension rectifiée en fonction de la puissance transmise 

[32] 

I. chahine 45


4. Conclusion 

Dans ce premier chapitre, nous avons abordé la problématique de la susceptibilité conduite 

des circuits intégrés sous tous ses aspects. 

Dans la première partie nous avons évoqué les principales sources de perturbations et les 

dangers qu’elles pouvaient représenter sur le fonctionnement des circuits intégrés. Ces 

sources sont classées en deux catégories : fréquentielle et temporelle afin de simplifier les 

éventuelles démarches de caractérisation et de modélisation dans la suite. 

La deuxième partie a été consacrée à l’état de l’art des méthodes de mesure en susceptibilité 

conduite. Cette étude nous a permis de classifier ces méthodes en trois grandes familles : les 

méthodes de mesure normalisées pour des signaux continus ou modulés, les méthodes de 

mesure normalisées en décharges électrostatiques et les méthodes non normalisées. Ces 

dernières regroupent les meilleures expérimentations développées dans les laboratoires de 

recherche universitaire et industriel en France et dans le monde. 

I. chahine 46


5. Références bibliographiques 

[1] F. Teche, M. Ianoz, T. Karlsson, EMC analysis methods and computational models. J. 

Wiley & Sons, INC. 1997 

[2] F. Rachidi, « introduction à la CEM, » Ecole polytechnique Fédérale de Lausanne, 2004. 

[3] F. Chauvet, compatibilité électromagnétique, Techniques de l’ingénieur, E 3 750, 1993. 

[4] G. Gay, A. Riboulot, A. Guignabel, « les perturbations électromagnétiques basses et 

hautes fréquences, » guide technique Schneider Electric, Juin 2000. 

[5] JY Fourniols, « compatibilité électromagnétique des circuits intégrés : caractérisation 

des interconnexions, » Département de génie électrique et informatique, INSA 

Toulouse. 

[6] G. Champiot, « présentation générale de la compatibilité électromagnétique, » 

Techniques de l’ingénieur, D 1 300. 

[7] D. Pommerenke, J. Koo, G. Muchaidze, «IC immunity investigation plan,» EMC 

laboratory, University of Missouri- Rolla,” internal technical report, 2005. 

[8] JM Poinsignon, « méthode de caractérisation cem des équipements automobiles en 

mode conduit : modélisation cem d’équipements,» thèse présentée à l’Université de 

Rouen, décembre 2003. 

[9] D. Baudry, « conception, validation et exploitation d’un dispositif de mesure champs 

électromagnétiques proches : application CEM, » thèse présentée à l’Université de 

Rouen, avril 2005. 

[10] N. Guitard « Caractérisation de défauts latents dans les circuits intégrés soumis `a des 

décharges électrostatiques, » Thèse présentée à l’Université de Paul Sabatier de 

Toulouse, 2005. 

[11] M. Wirthlin, E. Johnson, and N. Rollins, «The Reliability of FPGA Circuit Designs in 

the Presence of Radiation Induced Configuration Upset,» Annual IEEE Symposium on 

Field-Programmable Custom Computing Machines, 2003. 

[12] Armée de terre, cours en ligne : 

http://www.esat.terre.defense.gouv.fr/formation/cursus/cpc/doc_sic/compstrat_20 

02.pdf, 2002. 

[13] V. Pouget, « simulation expérimentale par impulsion laser ultracourtes des effets des 

radiations ionisantes sur les circuits intégrés, » thèse présentée à l’Université de 

Bordeaux 1, juillet 2000. 

I. chahine 47


[14] N. Merabtine, D. Sadaoui, M. Benslama, « contribution à l’étude du phénomène de 

latchup induit dans les circuits intégrés embarqués dans un environnement radiatif 

spatial,» Roumain journal of physics, 2007. 

[15] IEC 62132-3, Integrated circuits, Measurement of electromagnetic immunity, 150 KHz 

to 1 GHz. Part 3, Measurement of conducted immunity, Bulk current injection method, 

Août 2003. 

[16] IEC 62132-5, Measurement of electromagnetic immunity of integrated circuits in the 

range of 150 kHz to 1 GHz, the WBFC - IEC Standard Proposal, 62132, September 1998. 

[17] MD Kour, JJ Peng, HC Jiang, «ESD test methods on integrated circuits: an overview, » 

8 th IEEE International Conference ICECS, 2001 

[18] ESD association lien: www.esda.org/standards/html 

[19] J. Maas, D. Pratt, «A study of the repeatability of electrostatic discharge simulators,» 

IEEE international symposium on EMC, 1990. 

[20] O. Maurice, J Pigneret, « suceptibilité des composants numériques,» CEM compo, 1999. 

[21] O. Maurice, J Pigneret, « Digital circuit susceptibility characterization to RF and 

microwave disturbances,» 4 th European conference RADECS, 1997. 

[22] E. Lamoureux, « étude de la susceptibilité des circuits intégrés numérique aux 

agressions hyperfréquences, » thèse présentée à l’INSA toulouse, janvier 2006. 

[23] S. Bazzoli, « caractérisation et simulation de la susceptibilité des circuits intégrés faces 

aux risques d’inductions engendrées par des micro-ondes de forte puissance, » thèse 

présentée à l’Université des Sciences et Technologies de Lille 1, octobre 2005. 

[24] S. Bazzoli, B. Demoulin, M. Cauterman, P. Hoffmann, « Susceptibility of integrated 

circuits connected to wiring systems,» Conférence 2EMC Rouen, septembre 2005. 

[25] F. Musolino, F. Fiori, «Investigation on the susceptibility of microcontrollers to EFT 

interferences,» IEEE international symposium on EMC, août 2005. 

[26] F. Fiori, IEC 62215-2 Integrated circuits, measurement of impulse immunity, part 2: test 

method for the measurement of immunity of electrical fast transient, 2004. 

[27] B. Deutshmann, G. langer, G. Auderer, « Characterizing the immunity of integrated 

circuits against electrical fast transient,» EMC Compo, 2004. 

[28] M. Coenen, S. Bakshi, «Impulse immunity test method,» EMC Zurich, 2005. 

[29] k. Wang, D. Pommerenke, JM Zhang, R. Chundru, «The PCB level ESD immunity 

study by using 3 Dimension ESD scan system,»IEEE international symposium on EMC, 

2004. 

I. chahine 48


[30] H. Wang, C. Dirik, S. Rodriguez, A. Gole, B. Jacob, « Radio frequency effects on the 

clock networks of digital circuits, » IEEE international symposium on EMC, 2004. 

[31] T. Tsukagoshi, H. Wabuka, T. Kuriyama, T. Watanabe, « LSI immunity test method by 

direct GND pin Injection,» IEEE international symposium on EMC, 2003. 

[32] Y. Hattori, et al., «Harmonic balance simulation of RF injection effect in analog circuit,» 

IEEE trans. on EMC, Mai 1998. 

I. chahine 49

Chapitre 2 : Caractérisation de la susceptibilité conduite des circuits intégrés 

Chapitre 2 

Caractérisation de la susceptibilité des 

circuits intégrés aux perturbations 

électromagnétiques conduites 

I. chahine 50



De nos jours, la plupart des circuits intégrés sont caractérisés d’un point de vue 

susceptibilité aux perturbations électromagnétiques conduites. Cette caractérisation s’étale 

sur une bande de fréquences relativement large qui peut aller de 1 MHz jusqu’à des 

fréquences supérieures au gigahertz [1-3]. 

Les perturbations électromagnétiques conduites peuvent être de natures diverses. Mais, elles 

sont généralement divisées en deux catégories : continues ou bien modulées et temporelles. 

La caractérisation de la susceptibilité passe bien évidemment par des méthodes de mesures 

normalisées de préférence, et ceci pour une raison primordiale liée principalement à la 

reproductibilité des mesures. Les concepteurs de circuits intégrés sont tenus de respecter les 

normes afin de limiter au maximum les perturbations provenant de l’extérieur. 

L’importance des méthodes de mesures est cruciale surtout quand il s’agit de mettre le 

composant à tester dans une situation très proche de celle rencontrée dans son 

environnement de fonctionnement, tout en y ajoutant la maniabilité et le confinement d’un 

univers de laboratoire. 

Dans ce chapitre nous allons exposer successivement deux méthodes de mesure que nous 

avons mises en place pour la caractérisation de la susceptibilité conduite des circuits intégrés 

aux perturbations électromagnétiques. La première méthode est dédiée à l’étude du 

comportement des circuits intégrés face aux signaux continus et modulés. La seconde 

méthode est destinée beaucoup plus à la caractérisation des circuits intégrés agressés par des 

décharges électrostatiques. Les deux techniques de mesures sont basées sur les standards 

CEM suivants : CEI 62132-4 et CEI 61000-4-2. 

I. chahine 51


2. Caractérisation de la susceptibilité des circuits intégrés aux signaux 

continus 

Différents moyens de mesure existent déjà pour la caractérisation de la susceptibilité des 

circuits intégrés vis-à-vis des perturbations électromagnétiques conduites [4-7]. Très souvent, 

ces méthodes présentent des limites quand il s’agit notamment de réaliser des mesures à des 

fréquences supérieures au GHz. Les problèmes qui apparaissent sont liés à des 

désadaptations d’impédance/réflexions et à des pertes par rayonnement. Le coût et le temps 

de la caractérisation augmentent considérablement et des environnements de test plus 

adaptés aux hyperfréquences sont nécessaires. 

Par ailleurs, d’autres problèmes peuvent également intervenir en basses fréquences. Dans ce 

cas, il s’agit de deux problèmes majeurs rarement pris en compte : la maîtrise du niveau de 

perturbation à l’entrée du dispositif et la variation du point de polarisation face à une série 

d’agressions RF. 

Dans cette partie, nous allons nous intéresser à ces incertitudes de mesure et proposer des 

méthodes pour y remédier. Pour commencer, nous allons introduire le standard CEI 62132– 

4, ensuite nous allons dresser un état de l’art sur les montages d’injection de puissance RF. 

Après nous présenterons un nouveau prototype d’injection de puissance RF et enfin nous 

comparerons les résultats de mesure obtenus avec plusieurs circuits d’injections pour 

montrer les avantages et inconvénients de chaque circuit. 

2.1. La méthode d’injection directe de puissance CEI 62132-4 

Cette norme a été proposée en 2001 et approuvée en 2004. La dernière mise à jour 

remonte à janvier 2006 [8]. Elle consiste à établir une base commune pour l’évaluation du 

niveau de susceptibilité des dispositifs à semi-conducteurs utilisés séparément ou dans des 

matériels fonctionnant dans un environnement soumis à des ondes électromagnétiques 

intempestives de nature continue ou modulée. Elle garantit un degré élevé de 

reproductibilité des mesures d’immunité dans une plage de fréquences relativement large 

s’étalant de 150 kHz à 1 GHz. 

Le principe de la méthode comme le montre la Figure 25 consiste à injecter directement sur 

la broche du composant une perturbation électromagnétique continue ou modulée via une 

capacité de couplage (capacité RF) dont la valeur peut varier de 1 nF à 10 nF. La perturbation 

est créée par un générateur de signaux RF, amplifiée par la suite par un amplificateur de 

puissance RF, puis passe par un coupleur directif qui permet, grâce à deux wattmètres, la 

I. chahine 52


mesure de la puissance transmise au dispositif sous test. Ce type d’agression permet 

d’appliquer la puissance RF (perturbation) à une ou plusieurs broches du dispositif sous test. 

Par ailleurs, la capacité de couplage joue également un rôle important dans le blocage du 

courant continu en provenance de l’alimentation DC. Quant à cette dernière, elle est protégée 

de la puissance RF par un réseau de découplage qui présente une impédance élevée de 

l’ordre de 400 Ω. Un oscilloscope peut être utilisé pour le contrôle du dispositif sous test et 

un ordinateur pourra éventuellement être présent pour la commande des appareils et 

l’acquisition des données. 

Figure 25 : synoptique d’un montage d’essai d’injection directe (Norme CEI 62132-4) 

Aujourd’hui, la plage de fréquences que couvre le standard s’échelonne de 150 kHz à 1 GHz. 

Cependant, avec la montée incessante des fréquences des circuits intégrés, le besoin 

d’évaluer leurs susceptibilités aux perturbations conduites augmente également [2] [9]. 

Un état de l’art montre que des circuits d’injections, autres que la capacité de couplage, sont 

utilisés pour la caractérisation de la susceptibilité conduite d’un composant : 

Un té de polarisation ou « Bias tee » permet de mixer la composante continue ou basse 

fréquence avec un signal haute fréquence perturbateur. Ce circuit est souvent utilisé 

quand le circuit sous test est monté seul sur la carte de test (sans circuit de découplage 

sur la carte). Il remplace ainsi l’utilisation de la capacité de couplage associée au circuit 

de découplage de la carte comme décrit précédemment. 

I. chahine 53


Un système d’injection par lignes couplées basé sur le principe de couplage par cross talk 

entre deux câbles bifilaires blindés ou bien entre deux pistes parallèles sur une carte de 

circuit imprimé au dessus d’un plan de masse. 

La plupart de ces systèmes souffrent d’une instabilité au niveau du gain de transfert 

représenté généralement par le coefficient de transmission (S21) sur toute la plage de 

fréquences utilisée. Il faut que ce dernier ait un comportement constant. Seul, un écart 

maximal de 3 dB est toléré. 

La norme DPI met l’accent sur l’importance de la caractérisation du montage d’injection de 

puissance. Il s’agit, avant toute mesure, de caractériser en paramètres S le dispositif 

d’injection. Le coefficient de transmission S21 doit idéalement être égal à 0 dB. Pour le 

moment, aucun des systèmes d’injections proposés ne garantit un total transfert de la 

puissance incidente au dispositif sous test. 

Dans la suite de ce chapitre, nous allons introduire un système d’injection innovant qui 

permet d’assurer une parfaite caractérisation de la susceptibilité conduite des circuits 

intégrés. Ce prototype d’injection répond aux exigences de la norme DPI surtout en terme de 

stabilité du gain de transfert. Par ailleurs, il offre un avantage déterminant pour la cohérence 

lors des mesures de susceptibilité, il permet de maintenir un point de polarisation constant 

au cours d’une agression RF. La variation de ce dernier en fonction de la puissance 

perturbatrice injectée est très critique et peut mener dans la plupart des cas à une 

modification du niveau de susceptibilité. 

2.2. Etat de l’art sur les montages d’injection de puissance 

Le premier circuit d’injection que nous allons aborder est la capacité de couplage 

préconisée par le standard DPI. Cette capacité représente en effet le couplage exact qui peut 

« surgir » entre un signal RF (perturbation) et la broche d’un circuit intégré. C’est un élément 

capital pour la réalisation de la mesure et il est nécessaire d’y apporter une attention toute 

particulière. Il est également envisageable d’ajouter une résistance pour la limitation du 

courant. La valeur de cette dernière peut être choisie par défaut à 0 Ω. D’autres valeurs 

jusqu’à 100 Ω peuvent être choisies si elles sont fonctionnellement exigées. La Figure 26 

illustre le principe d’injection de puissance adopté par le standard DPI sur la broche d’un 

circuit intégré via la capacité de couplage. 

I. chahine 54


Figure 26 : principe d’injection par DPI 

Par ailleurs, les capacités de couplage peuvent être aussi utilisées pour effectuer une injection 

de puissance directe à broches multiples notamment dans les circuits électroniques avec 

entrées/sorties différentielles pour la transmission des données. L’injection de la 

perturbation se fait en mode commun sur les deux voies : directe et opposée. Cet essai ne 

tient donc pas compte de la différence de phases entre les deux signaux. Les caractéristiques 

de cette capacité telles qu’elles sont données par le standard présentent certains 

inconvénients qui peuvent influer d’une manière directe les résultats de mesure : 

Tout d’abord, son comportement fréquentiel sur la bande de fréquences utilisée. Celui-ci 

est variable et on a affaire à un comportement capacitif observé en basses fréquences 

(quelques centaines de MHz) qui se transforme en comportement inductif en hautes 

fréquences comme le montre la Figure 27. Ceci a des conséquences directes sur les 

niveaux du signal perturbateur à l’entrée du circuit sous test. 

Figure 27 : comportement fréquentiel de la capacité 1 nF 

En second lieu, sa réaction aux agressions électromagnétiques et la rapide dégradation de 

ses performances au cours d’une campagne de mesure. Il s’avère que ses caractéristiques 

I. chahine 55


électriques en fin de mesures sont sensiblement différentes de celles du début. Il est 

préconisé de la changer au début de chaque mesure pour assurer une bonne 

reproductibilité des résultats. 

Enfin, les résultats d‘études antérieures montrent que son coefficient de transmission (S21) 

présente d’importantes fluctuations à certaines fréquences que nous retrouvons dans les 

résultats de mesure de la susceptibilité [4] [10]. 

Le second circuit d’injection que nous allons commenter est le té de polarisation ou 

d’appellation anglaise « bias tee». Ce circuit est utilisé comme une solution alternative pour 

coupler une perturbation RF à l’entrée utile d’un dispositif sous test [3]. C’est un dispositif 

passif à 3 ports répartis sous forme d’un T comme le montre la Figure 28. 

Figure 28 : schéma électrique simplifié du té de polarisation ou « bias tee » 

Il possède deux entrées, une composante continue et une haute fréquence, et une sortie 

contenant la superposition des deux signaux. Tout l’intérêt de cet élément réside dans le 

mélange du signal utile (polarisation DC ou trame fonctionnelle) avec la perturbation RF. 

C’est un montage souvent à base de capacité et d’inductance, mais il faut veiller à porter la 

plus grande attention au choix de cette dernière. En effet, la présence d’une résistance DC 

interne est néfaste au point de polarisation. 

Il est souvent très difficile de trouver un compromis entre la faible résistance et la valeur 

élevée de l’impédance totale de l’inductance préconisée par la norme. 

Etudions l’exemple de deux tés de polarisation : un premier ayant une inductance de 100 µH 

avec une résistance interne de 40 Ω et le second avec une inductance de 68 nH avec une 

résistance interne presque nulle. La capacité choisie est une capacité RF de valeur 1 nF 

conforme aux recommandations de la norme DPI. 

La Figure 29 représente le module de l’impédance d’entrée du té par rapport à la fréquence 

pour les deux inductances définies auparavant. Nous remarquons que l’inductance sans 

résistance interne se comporte comme une inductance sur une plage de fréquences plus 

I. chahine 56


grande que celle avec résistance interne. Cependant en basses fréquences, son impédance est 

de l’ordre de 10 Ω ce qui est relativement faible. 

Figure 29 : représentation fréquentielle de l’impédance de chacune des inductances utilisées 

Une mesure du coefficient de transmission S21 est essentielle pour évaluer la transparence 

du té. La Figure 30 illustre le gain en transmission de chacun des deux tés de polarisation. 

Figure 30 : coefficient de transmission des tés de polarisation en fonction de la fréquence 

Nous remarquons que le té de polarisation sans résistance interne présente un coefficient de 

transmission relativement stable (moins de 0,5 dB) sur une large bande de fréquences [1 

MHz – 1,5 GHz] excepté pour trois fréquences : 150 MHz, 250 MHz et 450 MHz où nous 

avons de forts pics de résonances. En revanche, la réponse du té de polarisation avec 

résistance interne est instable et inexploitable. 

Remarque : Si nous utilisons un té de polarisation du commerce, nous pouvons nous 

affranchir à priori des problèmes d’instabilité. Toutefois, l’inconvénient majeur d’un tel 

dispositif est son coût qui reste relativement élevé 

I. chahine 57


Le troisième et dernier système d’injection est celui proposé par Sebastien Bazolli pour ses 

travaux de recherche sur la susceptibilité des circuits intégrés [11]. Dans ce type d’agression, 

l’injection se fait à l’aide d’un couplage entre une ligne perturbée et une ligne émettrice 

comme le montre la figure ci-dessous. Le couplage n’est pas simplement capacitif mais aussi 

inductif (mutuel). L’injection peut être de type courant ou tension, selon l’impédance de la 

charge placée en bout de ligne d’agression. 

Figure 31 : circuit d’injection à base de couplage entre lignes [11] 

Ce montage met en évidence l’impact d’une agression électromagnétique se couplant sur un 

PCB servant de support de communication à des circuits de complexité variable. La 

géométrie de la piste de couplage varie en fonction de la gamme de fréquences visée. La 

figure suivante montre un résultat de test d’agression effectuée sur un circuit TTL 7404N. 

La courbe suivante présente la puissance transmise au DUT et responsable de sa défaillance 

en fonction de la fréquence dans la bande [10 - 100] MHz, l’extrémité de la ligne de couplage 

étant court-circuitée. En comparant la courbe de susceptibilité (en bleu) à la puissance en 

sortie de la ligne en circuit ouvert (en pointillé) pour une puissance fixe en entrée, nous 

remarquons une faible susceptibilité aux fréquences de résonances et une forte susceptibilité 

aux fréquences d’antirésonances. 

Figure 32 : susceptibilité d’un inverseur 7404N connecté à une ligne de 3 m [11] 

I. chahine 58


L’inconvénient majeur de ce système est que pour chaque fréquence, il faut l’ajuster pour 

avoir le maximum de couplage et pouvoir acheminer le maximum de puissance 

perturbatrice à l’entrée du circuit. Dans le cas contraire, avec une seule longueur aux 

fréquences d’antirésonances il nous faut considérablement augmenter la puissance 

perturbatrice afin de provoquer un dysfonctionnement. 

Face aux problématiques précédentes : stabilité du coefficient de transmission sur toute la 

plage de fréquences et la maîtrise du point de polarisation au moment de l’agression, 

l’équipe de recherche sur l’immunité des composants à l’IRSEEM a mis en place un 

prototype d’injection innovant pour remplir les deux fonctions recherchées, à savoir : 

Maîtrise du niveau de perturbation ; 

Maîtrise du point de polarisation. 

2.3. Le prototype d’injection intitulé « Gallenne » 

Ce prototype est proposé comme une solution alternative aux systèmes d’injections 

décrits précédemment [12]. Il est basé sur un principe de fonctionnement très simple qui est 

celui de la superposition d’une onde RF avec un signal BF ou DC par le biais d’un câble 

coaxial semi-rigide. En effet, dans ce dernier, la tension peut être mesurée en tout point entre 

l’âme centrale et le blindage. La solution retenue consiste à appliquer une puissance (une 

tension) perturbatrice sur l’âme du câble (en entrée) et la tension de polarisation ou le signal 

BF sur le blindage. Le blindage doit bien entendu être référencé à la masse pour les 

fréquences perturbatrices par l’intermédiaire d’une ou deux capacités montées en parallèle 

de valeurs respectives : 1 μF et 10 nF. A l’autre extrémité du câble (sortie), la superposition 

entre les deux signaux (RF et BF/DC) peut être effectuée d’une manière exemplaire avec un 

déphasage de 180° par rapport au signal d’entrée. 

Le schéma bloc du prototype d’injection est donné par la Figure 33. Le prototype tel qu’il est 

conçu et réalisé assure une très bonne isolation entre la perturbation (RF) et le signal utile 

(BF/DC) ainsi qu’une excellente conductivité à travers le blindage. 

I. chahine 59


Figure 33 : schéma bloc du prototype d’injection 

Un câble coaxial semi-rigide de résistance linéique quasi négligeable est utilisé pour la 

fabrication du prototype. Ce câble possède plusieurs propriétés physiques importantes : une 

faible atténuation vis-à-vis de la fréquence et un diélectrique bien adéquat le (PTFE). Ce 

dernier a été convenablement choisi grâce à ses caractéristiques liées notamment à 

l’amélioration des pertes d’insertion dans le câble, la stabilité de la phase électrique et la 

maîtrise de la température. 

La Figure 34 montre une photo du prototype d’injection. La longueur du câble est de 15 cm 

environ. Cette dernière est choisie sans aucune contrainte physique. D’autres prototypes de 

longueurs différentes sont réalisés et aucune différence au niveau des résultats de mesure n’a 

été recensée. 

Figure 34 : photo du prototype d’injection « Gallenne » 

Par ailleurs, une mesure des paramètres S du prototype d’injection à l’aide d’un analyseur de 

réseaux adapté sur ses deux ports 1,2 révèle une excellente stabilité de ces paramètres 

notamment le coefficient de transmission (S21) et le coefficient de réflexion (S11) comme le 

montrent les Figure 35 et Figure 36. 

I. chahine 60


Figure 35 : coefficient de réflexion S11 en 

fonction de la fréquence 

Figure 36 : coefficient de transmission S21 en 

fonction de la fréquence 

Le coefficient S21 paraît stable sur toute la bande de fréquences, à l’exception d’une légère 

résonance à 1400 MHz. 

Les pertes du câble peuvent être à l’origine de cette dégradation quand nous montons en 

fréquence. Par rapport aux données du constructeur, l’atténuation du câble varie bien 

évidemment en fonction de la fréquence. Ces variations sont données par le Tableau 5. A ces 

pertes, nous ajoutons les pertes dues aux connecteurs SMA qui peuvent être estimées 

approximativement à 0.2 dB pour chaque connecteur. 

Fréquence [MHz] Atténuation [dB] 

500 0,39 

1000 0,56 

5000 1,38 

Tableau 5 : Variation de l’atténuation du câble semi rigide en fonction de la fréquence 

Enfin, le prototype d’injection proposé semble être une meilleure solution pour alimenter un 

dispositif sous test puisqu’il est large bande et présente une résistance linéique quasiment 

nulle. 

2.3.1. Variation du point de polarisation 

Un point de polarisation est une tension continue qui, appliquée à un dispositif, lui 

permet de fonctionner d’une manière donnée [13]. 

La stabilité du point de polarisation est un élément crucial dans la mesure de la susceptibilité 

des circuits intégrés. Elle dépend de plusieurs paramètres dont notamment l’amplitude de la 

perturbation ainsi que l’effet résistif que peut présenter un système d’injection. 

Afin de mieux examiner ce problème, nous avons mis en place le plateau de mesure de la 

I. chahine 61


Figure 37. Il s’agit de mesurer entre autres la tension de polarisation à l’entrée d’un inverseur 

CMOS en fonction de la puissance incidente. 

Figure 37 : expérimentation pour identifier la stabilité du point de polarisation 

Théoriquement, la valeur de la tension ne doit pas changer quelque soit le niveau de la 

puissance incidente injectée. Nous avons effectué deux campagnes de mesures avec des 

systèmes d’injections différents : un té de polarisation à forte valeur résistive précédemment 

présenté et le prototype d’injection. A partir de la courbe de la Figure 38, nous remarquons 

nettement que la tension d’entrée avec un té de polarisation, censé être stable, varie 

exponentiellement en fonction de la puissance. Tandis qu’avec le système d’injection, cette 

dernière demeure stable malgré les forts niveaux de puissance injectés en entrée. 

Figure 38 : variation du point de polarisation en fonction de la puissance incidente 

2.4. Banc d’agression en mode conduit 

Ce banc de mesure a été mis en place à l’IRSEEM, ESIGELEC. Il repose entièrement sur le 

principe de la méthode d’injection directe de puissance RF décrite précédemment [14-15]. 

I. chahine 62


Moyennant une légère différence au niveau du montage d’injection, le principe général est 

pratiquement le même. Le but primordial de ce dernier est bien évidemment la maîtrise 

absolue du niveau de perturbation RF transmise à l’entrée du dispositif sous test. 

L’exactitude des mesures de susceptibilité est cruciale, plus particulièrement, quand nous 

cherchons à construire un modèle de susceptibilité efficace qu’il soit de nature fonctionnelle 

ou comportementale. 

Les signaux RF générés sont notamment des signaux à onde continue ou CW. Il est 

également possible de produire des signaux modulés en amplitude AM selon les 

préconisations de la norme : signal modulé en (AM) avec un modulant de fréquence 1 kHz et 

un indice de modulation de 80% [8]. 

La Figure 39 présente l’ensemble des appareils de mesure et de contrôle mis en œuvre lors 

des tests de susceptibilité conduite. 

Figure 39 : synoptique du banc d’injection directe de l’IRSEEM/ESIGELEC 

Le banc de mesure peut être divisé en trois grandes parties : la première partie correspond à 

la génération de la perturbation RF, elle est constituée des équipements suivants : 

- un générateur RF (E4422B) capable de générer une forme d’onde représentative du 

signal d’agression. Une puissance de sortie maximale de 15 dBm et une bande de 

fréquences de : 250 kHz - 4 GHz. 

- un amplificateur de puissance RF (Amplifier Research EMV Model 10W1000C) pour 

amplifier dans la mesure du possible le signal RF. Le gain maximal assuré : 40 dB, 

I. chahine 63 

PCB


une bande de fréquences de 0,5 MHz – 1 GHz, le niveau de puissance maximum en 

entrée est de 1dBm, une impédance d’entrée/sortie de 50 Ω ; 

- un coupleur bi directif (Amplifier Research) 0,1 MHz – 1 GHz. Atténuation de -40 dB 

sur les voies incidentes et réfléchies. 

- un wattmètre (Rhodes & Schwartz) avec une sonde intégrée (NRP+Z11) pour la 

mesure de la puissance directe. Caractéristiques : -67 dBm … +23 dBm, bande de 

fréquences [10 MHz – 8 GHz]. 

- une alimentation stable (AL936) pour délivrer le niveau de tension nécessaire à 

l’alimentation du circuit. 

- Le prototype d’injection 1 MHz – 1 GHz pour mélanger la composante continue au 

signal perturbateur RF. Dans ce cas de figure une tension de 5 V issue d’une 

alimentation continue stable. 

- Les connecteurs ainsi que les câbles coaxiaux. 

La seconde partie concerne la génération de signaux fonctionnels, et est associée à un ou 

plusieurs générateurs de signaux basse fréquence. A titre d’exemple, nous citons le signal 

d’entrée rectangulaire à l’entrée d’un inverseur. Le générateur utilisé (HP33220A) couvre 

une bande de fréquences allant de 1 Hz à 20 MHz. Il est capable de délivrer différents types 

de signaux (sinusoïdal, rectangulaire, triangulaire, etc.). L’objectif est de placer le dispositif 

sous test dans les mêmes conditions que celles qui peuvent être rencontrées dans le cadre 

d’une application donnée. 

La troisième et dernière partie est liée au contrôle en temps réel du comportement du circuit 

sous test. Elle est constituée d’un oscilloscope (MSO6104A) 4 voies large bande [1 MHz – 1 

GHz], fréquence d’échantillonnage 4 Gsa/s, associé à une carte d’acquisition GPIB-USB. 

Par rapport aux données du constructeur, le gain de l’amplificateur de puissance n’est pas 

linéaire sur toute la bande de fréquences [1 MHz – 1 GHz]. Pour remédier à ce problème, 

nous avons mis en place au niveau du programme gérant la commande et l’acquisition des 

données des différents équipements une boucle d’asservissement. L’objectif est de corriger 

après chaque lecture au wattmètre la puissance délivrée par le générateur RF. Dans ce cas, la 

puissance incidente à la sortie du coupleur augmente constamment par palier en fonction de 

la fréquence 

I. chahine 64


Figure 40 : algorithme de correction de la puissance incidente 

Ces tests sont basés sur l’application de l’algorithme de la méthode d’injection de puissance 

DPI définie précédemment. Cet algorithme s’appuie sur un double balayage : en fréquence et 

en amplitude comme l’illustre la Figure 41. 

Figure 41 : algorithme DPI 

Pour une fréquence donnée, la puissance d’injection est augmentée afin d’atteindre un 

niveau critique qui provoque la défaillance du circuit sous test. Cette défaillance est 

visualisée en temps réel sur une ou plusieurs sorties du circuit intégré sous test sur l’écran de 

I. chahine 65


l’oscilloscope et également sur celui de l’ordinateur. La défaillance est relative au 

fonctionnement de chaque circuit. Certains circuits sont plus robustes que d’autres et par 

conséquent le critère de défaillance peut être ajusté. Cette défaillance est principalement liée 

aux marges de bruit. 

Pour nos mesures, nous avons opté pour le critère de susceptibilité communément appliqué 

par les utilisateurs de la norme d’injection directe DPI [4]. Ce dernier consiste à représenter 

la puissance transmise nécessaire pour que la tension de sortie du circuit sous test sorte d’un 

gabarit en tension arbitrairement fixé à +/- 20%, +/- 30% et +/- 40% de Vdd (δV) pour les 

tests avec un signal utile continu en entrée. À ce critère est ajoutée une contrainte temporelle 

selon laquelle l’erreur est effective si le signal de sortie sort d’un gabarit fixé à +/-10 % 

autour du signal nominal (δT) (sans agression). Enfin, Il est à rappeler que la puissance 

transmise au dispositif dans notre cas correspond bien à la puissance incidente et non pas à 

celle résultante de la différence entre la puissance incidente et réfléchie. 

Figure 42 : définition du critère de susceptibilité 

Le banc de test est entièrement automatisé grâce à un logiciel développé au sein même du 

laboratoire sous le langage de programmation LabWindows CVI. Ce logiciel assure la 

commande de la plupart des instruments de mesure tels que : le générateur RF associé à 

l’amplificateur de puissance, le wattmètre, le générateur de signaux fonctionnels et 

l’oscilloscope. Il fait également de l’acquisition et du traitement des données en provenance 

de l’oscilloscope [14]. 

La Figure 43 montre une copie d’écran de l’interface graphique. Cette dernière est divisée en 

plusieurs parties qui permettent de définir les paramètres de mesure, le type et l’endroit 

d’injection, le critère de susceptibilité, et d’autres options sur lesquelles nous reviendrons 

dans la suite de ce paragraphe. Tout d’abord nous commençons par la partie configuration 

I. chahine 66


située au fond à droite de l’écran et qui correspond bien entendu à la configuration des 

appareils de mesure. Il suffit d’appuyer sur le bouton correspondant à l’appareil de mesure à 

paramétrer, et une boite de dialogue s’affiche sur laquelle vous pouvez configurer l’appareil 

de mesure en question selon les paramètres de votre choix : bande de fréquences, niveau de 

puissance, forme d’onde, etc. Ensuite, la deuxième partie est celle du choix de l’injection de 

la perturbation. Par exemple, s’il s’agit d’une perturbation sur l’alimentation (Vdd) ou bien 

sur l’entrée (input). Une commande est spécialement destinée à cet objectif. Il est également 

possible de choisir le critère de susceptibilité, à savoir un critère numérique défini en 

fonction du niveau de tension à la sortie du dispositif sous test quand ce dernier n’est pas 

perturbé. 

L’interface est équipée d’une option « SAMP » qui consiste à partir des valeurs max et min 

du niveau de la perturbation en sortie de reconstruire le signal échantillonné sur 9, 17, 33, … 

points. Cette option est d’une importance capitale surtout pour la partie modélisation qu’on 

va développer dans le chapitre 3 de ce manuscrit. L’algorithme de la correction de la 

puissance incidente évoqué précédemment et celui de la correction du facteur d’atténuation 

de l’oscilloscope qui va suivre sont implémentés également dans cette interface. 

La dernière partie concerne l’acquisition et le traitement des données. Nous retransmettons 

sur l’écran de l’ordinateur la courbe visualisée à l’oscilloscope. Nous pouvons affiner cet 

affichage en représentant sur deux écrans séparés le niveau de perturbation en sortie autour 

du niveau haut et celui autour du niveau bas. Cette courbe peut représenter n’importe quelle 

sortie opérationnelle du circuit intégré sous test. Par conséquent, le point de défaillance est 

déterminé à l’aide du gabarit à définir dans le paragraphe précédent. D’autre part, nous 

pouvons suivre la variation de l’état de ces sorties en fonction de la puissance de 

perturbation. Un bouton de mise en garde sert à alerter quand il y a un dépassement du 

niveau du signal de sortie par rapport au critère de décision choisi. Les valeurs critiques de 

puissance et de fréquence seront stockées dans des fichiers qui permettent par la suite 

d’extraire automatiquement la courbe de susceptibilité. 

I. chahine 67


Figure 43 : copie d’écran de l’interface graphique 

Les points forts que nous pouvons retenir de l’interface sont les suivants : 

Plus de précision grâce à des acquisitions multiples de l’écran de l’oscilloscope ; 

rapidité et répétitivité des mesures avec plus de points de mesure ; 

une facilité d’utilisation et de mise en place. 

2.5. Validation du banc de mesure : mesure de la susceptibilité de circuits 

intégrés de familles logiques et technologies différentes 

Dans ce paragraphe nous allons présenter les principaux résultats de mesures pour 

différentes familles logiques de circuits intégrés. Les circuits testés sont essentiellement des 

circuits simples. Nous citons à titre d’exemple : un compteur binaire 4 bits (technologie TTL) 

ou bien un simple inverseur (technologie CMOS). 

Dans les deux cas de figure, l’injection de la perturbation RF se fait sur la broche 

d’alimentation Vdd. Cette broche est réputée pour être l’une des broches les plus sensibles 

aux perturbations électromagnétiques conduites dans un circuit intégré [10]. Toutefois, 

l’hypothèse d’une injection sur les entrées/sorties, la masse, l’horloge, etc. ne sera pas 

écartée. 

I. chahine 68


2.5.1. Mesures préliminaires 

Afin de s’assurer de la fiabilité des équipements de mesure, notamment l’oscilloscope, 

sur l’intégralité de la bande de fréquence définie par le standard DPI, nous avons effectué 

une série de mesures préliminaires. La première campagne de mesures a été réalisée en 

connectant directement la sortie 50 Ω du générateur de signaux RF à l’entrée 50 Ω de 

l’oscilloscope via un câble coaxial type SMA long de 50 cm. En d’autres termes, pour une 

amplitude constante à la sortie du générateur RF, nous avons fait évoluer par palier la 

fréquence du signal RF (pas de 25 MHz) afin de couvrir toute la bande de fréquences 

disponible. Les résultats de cette mesure sont représentés sur la Figure 44. 

Figure 44 : fonction de transfert de l’oscilloscope (entrée 50 Ω) 

Le niveau de tension à l’oscilloscope est quasi–constant sur une large partie de la bande 

passante. Nous remarquons toutefois une légère atténuation de 0,2 V approximativement 

quand nous approchons de 1 GHz. 

Pour se placer dans les mêmes conditions de mesures de susceptibilité, nous avons remplacé 

l’entrée 50 Ω de l’oscilloscope par une entrée haute impédance 1 MΩ. Les résultats de mesure 

obtenus sont nettement différents de ceux obtenus avec une entrée adaptée comme le montre 

la Figure 45. 

I. chahine 69


Figure 45 : fonction de transfert de l’oscilloscope (entrée 1 MΩ) 

Nous remarquons qu’à partir de 200 MHz, les pertes deviennent considérables et nous 

perdons 2 dB approximativement sur toute la bande de fréquences. Pour corriger ce défaut, 

nous avons introduit un coefficient correcteur qui est défini comme étant l’inverse en linéaire 

de la fonction de transfert. La courbe résultante est donnée par la Figure 46. Elle va servir à 

compenser les atténuations engendrées par la réponse de l’oscilloscope ainsi que les câbles 

de connexions. Comme la lecture de l’écran de l’oscilloscope se fait simultanément sur 

ordinateur, cela peut nous faciliter les tâches. La courbe correctrice ci-dessous est intégrée 

sous forme d’une équation mathématique basée sur une simple approche polynomiale dans 

l’algorithme d’acquisition. Et, par conséquent, les données acquises de l’oscilloscope seront 

ajustées pour chaque fréquence. 

Figure 46 : coefficient correcteur de la bande passante de l’oscilloscope 

I. chahine 70


2.5.2. Caractérisation du prototype d’injection 

L’expérimentation ci-dessous a pour vocation de contrôler l’injection de la perturbation 

RF dans toutes les étapes de la chaîne de mesure DPI et plus particulièrement à l’entrée et à 

la sortie de l’injecteur. 

Figure 47 : caractérisation du prototype d’injection 

La courbe de la Figure 48 représente une comparaison du niveau de tension à l’oscilloscope 

en fonction de la fréquence pour une puissance incidente stable de 5dBm dans les cas de 

figures suivants : 

Le générateur RF est connecté directement à l’entrée 50 Ω de l’oscilloscope (déjà 

présenté Cf. 2.6) ; 

La sortie du coupleur après asservissement à son entrée est connectée à l’entrée 50 Ω 

de l’oscilloscope ; 

La sortie de l’injecteur précédée de l’étape d’asservissement est connectée à l’entrée 

50 Ω de l’oscilloscope. 

Figure 48 : caractérisation du prototype d’injection pour une entrée 50Ω de l’oscilloscope 

I. chahine 71


Nous remarquons que les trois courbes se superposent parfaitement à l’exception d’une 

légère atténuation induite par l’injecteur à la fréquence de 250 MHz mais qui reste tout de 

même insignifiante. 

L’entrée 50 Ω de l’oscilloscope est remplacée par une entrée haute impédance équivalente à 

1 MΩ plus proche du cas réel que nous rencontrons en mesure. Les résultats obtenus sont 

très encourageants sur quasiment toute la bande de fréquences mis à part pour les basses 

fréquences (< 25 MHz) où nous avons un certain écart entre la réponse du système 

d’injection et la réponse expérimentale souhaitée. 

Figure 49 : caractérisation du prototype d’injection pour une entrée 1 MΩ de l’oscilloscope 

Ces résultats nous permettent d’avoir un avis favorable quant à la transparence de la réponse 

du système d’injection vis-à-vis des perturbations RF injectées. Ce dernier se comporte 

comme un circuit passif, sans pertes. Par ailleurs, il nous renseigne précisément sur la 

puissance incidente transférée au dispositif sous test. 

2.5.3. Description du premier circuit de test 

Afin de mieux se familiariser avec les tests d’immunité conduite, nous avons développé 

une première carte électronique à base d’un circuit intégré simple comme le montre la Figure 

50 : un compteur binaire 4 bits (SN74LS163A), cycle de comptage (0 à 15). Ce dernier est 

fabriqué en technologie TTL et il opère sous une alimentation stable de 5 V. Par ailleurs, son 

cycle de comptage a été réduit à 9 afin d’utiliser un seul afficheur sur la carte. Les 

composants électroniques présents sur la carte sont les suivants : 

- Une porte logique NAND (réf : SN74SL00) pour contrôler le cycle de comptage. 

- Un driver (réf. : SN74LS47N) comme interface entre les 4 sorties du compteur (A, B, 

C, D) et l’afficheur. 

I. chahine 72


- Un afficheur numérique 7 segments. 

- Des composants passifs additionnels : une capacité, des résistances pour la limitation 

de courant, etc. 

Figure 50 : carte de test à base d’un compteur binaire 4 bits 

Chaque mesure de susceptibilité prend toute sa signification à partir du moment où un 

critère de susceptibilité est défini. Pour ce type de carte, nous avons utilisé un critère de 

susceptibilité simple et usuel basé sur le principe de l’observation du bon fonctionnement 

d’un composant face à une série d’agressions RF. 

En l’absence d’une perturbation externe, le circuit effectue un cycle de comptage complet 

c’est-à-dire qu’il compte de 0 à 9, ensuite il reboucle à 0. En présence d’une perturbation, et 

lorsque le niveau de cette dernière devient critique, nous remarquons un dysfonctionnement 

dans le cycle de comptage, par exemple le circuit n’est plus capable d’achever son cycle, ou 

bien il compte d’une manière aléatoire, etc. Dans ce cas de figure, nous retenons la dernière 

valeur de la puissance de perturbation responsable de cette défaillance, ensuite nous 

incrémentons la fréquence. 

Figure 51 : courbe de susceptibilité basée sur un critère d’observation 

I. chahine 73


La courbe de la Figure 51 montre que le circuit présente des zones de susceptibilité plus 

importantes que d’autres en fonction de la fréquence. Pour des fréquences proches de 80 

MHz, le circuit présente une forte susceptibilité, et la moindre perturbation dans cette 

gamme de fréquences est capable de provoquer un dysfonctionnement. 

On notera que ce type de mesure a principalement deux contraintes, qui sont le temps de 

mesure et l’observation continue de l’état du composant. 

2.5.4. Description du second circuit de test 

La deuxième carte que nous avons conçue est basée sur un circuit intégré simple : une 

porte inverseuse de Texas Instruments (Réf. : SN74AHC1GU04). La particularité de ce circuit 

par rapport à d’autres circuits du commerce ou bien de sa famille logique est qu’il comporte 

une seule porte logique. Cette dernière se caractérise par ses performances en termes de 

tension, de courant, de temps de propagation et de seuil de commutation. La plage 

d’alimentation du circuit varie de 2 à 5,5 V. A partir de cette information, il est possible de 

faire une estimation de la génération technologique du circuit ainsi que d’autres données qui 

en découlent : épaisseur de l’oxyde de grille, tension de seuil des diodes de protections, etc. 

Toutefois, ces données restent peu précises et leurs véritables valeurs sont tenues 

confidentielles par le constructeur. 

Le choix de ce composant a aussi été dicté par la présence sur le site du constructeur des 

fichiers IBIS et HSPICE du composant, deux éléments clés pour toute éventuelle approche de 

modélisation. 

Comme nous le voyons sur la Figure 52, les pistes reliant les différentes broches du circuit 

avec l’environnement de test sont adaptées à 50 Ω ce qui nous permet de garantir une haute 

précision des mesures aux fréquences supérieures (quelques centaines de MHz). 

Figure 52 : carte de test à base d’un inverseur 

I. chahine 74


Afin d’évaluer la susceptibilité de ce circuit, nous avons effectué une série d’injections de 

signaux RF sur la broche d’alimentation Vdd ainsi que sur l’entrée E. Dans les deux cas de 

figures, la réponse du circuit face à la perturbation est observée sur la sortie S auquel un 

critère de susceptibilité est appliqué. 

2.5.4.1. Injection sur l’alimentation 

Les courbes ci-dessous montrent la susceptibilité du circuit sous test à différents critères 

de tolérance (+/- 20%, +/- 30% et +/- 40%) pour une agression sur la broche d’alimentation 

Vdd. La fréquence du signal logique de l’entrée est fixée à un 1 kHz. 

Figure 53 : niveaux de susceptibilité pour une injection sur l’alimentation Vdd (5V) – plusieurs 

critères (+/- 20%, +/- 30% et +/- 40%) 

A partir des résultats, nous pouvons constater une cohérence des profils pour les différents 

critères et une précision supérieure des courbes de susceptibilité grâce au nombre de points 

de mesure choisis. Nous remarquons également que plus le critère est tolérant, meilleure est 

l’immunité du circuit ce qui est évident. 

Les circuits logiques modernes en technologie CMOS sont caractérisés par des tensions 

d’alimentations de plus en plus faibles. La baisse constante de cette tension d’alimentation, 

rend par conséquent ces circuits de plus en plus susceptibles. Par ailleurs, cette baisse 

s’accompagne par une marge de bruit de plus en plus faible, ce qui signifie qu’un signal 

perturbateur de très faible niveau est capable de perturber le fonctionnement nominal du 

composant. 

L’objectif de la campagne de mesure ci-dessous est de mettre en évidence cette théorie. Nous 

avons fait varier la tension d’alimentation du circuit sous test sur toute la plage 

d’alimentation tolérable par le constructeur à savoir (2 V à 5,5 V) pour une série d’agressions 

sur la broche d’alimentation Vdd. Le critère de susceptibilité choisi étant le même, c’est-à- 

I. chahine 75


dire dès que le niveau de la perturbation en sortie dépasse les +/- 30% de la valeur nominale 

de la tension, le composant est considéré comme défaillant. 

Les résultats de mesures sont donnés par la Figure 54. Nous remarquons nettement que la 

susceptibilité augmente quand la tension d’alimentation diminue, ce qui rejoint bien la 

théorie exposée précédemment. 

Figure 54 : variation de la tension d’alimentation Vdd (5,5 V; 5,0 V ; 3,3 V ; 2,5 V) pour un critère de 

susceptibilité de +/- 30% en sortie 

Afin d’investiguer l’influence d’autres paramètres sur la susceptibilité du circuit, nous avons 

fait varier la fréquence du signal d’entrée par décade. Sa valeur est fixée à 1 kHz dans les 

précédentes mesures. 

Figure 55 : variation de la fréquence du signal d’entrée (1kHz, 100 kHz, 1MHz) pour un critère de 

susceptibilité de +/-30% en sortie (tension d’alimentation à 5 V) 

La Figure 55 montre le niveau de susceptibilité du circuit pour un critère de +/- 30% pour 

une série d’agression sur le Vdd. Nous constatons que la susceptibilité du circuit ne change 

pas considérablement en fonction de la fréquence du signal d’entrée, contrairement à la 

I. chahine 76


variation de la tension d’alimentation, où nous avons remarqué des écarts très importants (> 

2 dB) entre les niveaux. 

2.5.4.2. Injection sur l’entrée 

Le processus d’injection sur l’entrée du circuit diffère légèrement de celui sur 

l’alimentation. La perturbation est couplée au signal d’entrée de fréquence 1 kHz grâce au 

prototype d’injection, alors que la broche d’alimentation Vdd est reliée directement à une 

tension d’alimentation stable (5 V). 

Figure 56 : courbes de susceptibilité pour une injection sur l’entrée E – plusieurs critères (+/- 20%, 

+/- 30% et +/- 40%) 

La Figure 56 montre les niveaux de susceptibilité en sortie du circuit sous test pour différents 

critères de décision. L’écart entre les courbes n’est pas considérable comme c’est le cas pour 

l’injection sur l’alimentation. 

Avant de conclure sur cette partie, nous allons présenter les résultats de mesure de 

susceptibilité obtenus avec plusieurs systèmes d’injection. Ces niveaux de susceptibilité sont 

tracés pour un même critère de décision (+/- 25% du niveau de tension en sortie) et dans le 

cas d’une injection d’une perturbation RF sur la broche de l’alimentation Vdd. Outre le 

prototype d’injection, nous avons utilisé lors des campagnes de mesures les deux tés de 

polarisations présentés précédemment dans ce chapitre. La Figure 57 dévoile un résultat très 

intéressant : Aux mêmes fréquences de résonances du coefficient de transmission (S21) des 

deux tés de polarisation, nous retrouvons des pics d’antirésonances dans la courbe de 

susceptibilité (Cf. Figure 30). Tandis qu’avec le prototype d’injection, nous ne retrouvons pas 

ces phénomènes là. Et par conséquent, le niveau de susceptibilité présenté reflète 

parfaitement la susceptibilité du circuit. 

I. chahine 77


Figure 57 : comparaison du niveau de susceptibilité obtenu avec plusieurs systèmes d’injection 

Dans cette partie, nous avons mis l’accent sur les erreurs qui peuvent apparaître lors 

d’une campagne de mesure de susceptibilité et nous y avons apporté les solutions 

adéquates. A partir d’une caractérisation très poussée des équipements du banc de mesure 

DPI, notamment les circuits d’injection, nous avons pu mettre en place une solution 

alternative qui s’est traduite par l’invention d’un nouveau prototype d’injection. Ensuite, 

nous avons apporté des améliorations sur la méthode de lecture et d’acquisition des données 

de mesure en développant un outil logiciel qui prend en compte plusieurs fonctions, par 

exemple, la correction des mesures. 

Par ailleurs, nous avons examiné le problème de la susceptibilité des circuits intégrés plus en 

détails en identifiant les effets d’autres éléments comme la variation de la tension 

d’alimentation, la variation de la fréquence du signal d’entrée. 

I. chahine 78


3. Caractérisation de la susceptibilité des circuits intégrés aux 

décharges électrostatiques 

Dans cette partie, nous allons exposer une nouvelle méthodologie pour la caractérisation 

des circuits intégrés soumis à des perturbations électromagnétiques de type décharges 

électrostatiques. A l’instar du standard DPI décrit précédemment, cette approche est basée 

également sur le principe d’injection directe de perturbations. Avant de détailler le principe 

de mesure, nous allons commencer par une mise au point sur les standards de mesure en 

immunité aux décharges électrostatiques (ESD). 

3.1. Mise au point sur les tests d’immunité en ESD 

Une large variété de « scénarios» sur les tests ESD est employée comme base pour des 

standards [16-17]. Cependant, il est très important de distinguer la différence qui existe entre 

les tests ESD réalisés à l’échelle du système de ceux réalisés à l’échelle du composant. 

Comme nous l’avons évoqué dans le premier chapitre de ce manuscrit, plusieurs normes 

dédiées à la quantification des problèmes de décharges électrostatiques existent déjà. 

Les fabricants des circuits intégrés fournissent généralement avec leurs produits des détails 

techniques sur les tests ESD. Cependant, dans la plupart des cas, ces informations sont 

basées sur des tests effectués au niveau du composant (HBM, MM et CDM) et non pas au 

niveau du système [18]. Ce qui crée une confusion chez l’utilisateur. 

De plus la plupart des tests ESD effectués au niveau du circuit intégré ne prennent pas en 

compte les erreurs logicielles (changement d’état logique, reset imprévu, etc.) contrairement 

aux tests effectués au niveau du système qui eux sont appliqués sur le système quand il est 

en fonctionnement [19-20]. 

Les tests menés lors de cette étude permettent la détection d’erreurs logicielles d’un circuit 

intégré soumis à des décharges électrostatiques de différentes formes d’ondes (différents 

temps de montée, différentes amplitudes, différentes largeurs, .etc.). Pour cette raison nous 

avons utilisé les moyens de tests du laboratoire CEM de l’université du Missouri Rolla afin 

de générer ces impulsions. 

3.1.1. Le générateur ESD 

Un générateur ESD idéal doit avoir comme mission de reproduire fidèlement une 

décharge électrostatique générée par un corps humain en termes de valeurs de tension et de 

courant [21-24]. Néanmoins, il s’avère que ce n’est pas toujours le cas pour un grand nombre 

de générateurs ESD du commerce. Ce problème de reproductibilité est identifié 

I. chahine 79


essentiellement au niveau du point de contact entre le générateur ESD et le composant sous 

test. 

Un générateur ESD doit respecter véritablement les contraintes imposées par la norme IEC 

61000-4-2 notamment au niveau du temps de montée de l’impulsion. Une solution pour 

remédier à cette contrainte est le filtrage passe-bas. Ce choix s’explique par le fait que le 

mécanisme de couplage engagé par le contact entre un générateur ESD et un dispositif sous 

test engendre des fonctions dérivées de premier et second ordre par rapport au temps, ce qui 

contribue à la création des impulsions secondaires avec des temps de montée relativement 

très courts [25]. 

3.1.1.1. TLP (Transmission Line Pulser) 

Un TLP ou « Transmission Line Pulser » comme son nom l’indique est un générateur de 

décharges électrostatiques capable de générer des impulsions de différentes formes d’ondes 

(rectangulaire ou carré) comparables, en amplitude et en durée, à une décharge 

électrostatique avec une bonne reproductibilité grâce à son relais automatique [26]. Une ligne 

de transmission constituée par un câble coaxial, permet en fonction de sa longueur de 

contrôler la largeur de l’impulsion à la sortie du TLP. Cette ligne est alimentée à son entrée 

par une source haute tension. 

Figure 58 : représentation temporelle de l’impulsion générée à la sortie du TLP 

La Figure 58 montre le signal à la sortie du TLP pour une tension continue de 400 V capturé à 

l’aide d’un oscilloscope large bande [0 – 4 GHz] avec une fréquence d’échantillonnage de 

(20 GSa/s). Ce dernier peut supporter une tension continue maximale de l’ordre de 5000 V. 

Le temps de montée tel qu’il est montré sur la Figure 58 est de 800 ps environ. Quant au 

temps de descente, il a été étendu volontairement pour pouvoir distinguer des éventuels 

I. chahine 80


effets secondaires qui peuvent être dus notamment à la polarisation de la source ou bien au 

couplage entre le TLP et le PCB. 

Par ailleurs, il est également possible de modifier la forme d’onde générée par le TLP en lui 

ajoutant en sortie différents types de sondes. Ces dernières peuvent être de nature capacitive 

ou inductive. 

La Figure 59 montre la photo d’une sonde capacitive que nous avons utilisée au cours de nos 

tests pour l’évaluation de la susceptibilité des entrées/sorties d’un prototype FPGA (Field 

Programmable Gate Array). 

Figure 59 : sonde capacitive 

La forme d’onde de l’impulsion à la sortie de la sonde est donnée par la Figure 60. Cette 

impulsion est obtenue pour une tension de 2000 V appliquée au TLP soit l’équivalent de 

4.2 V sur une piste 50 Ω chargée par 50 Ω sur ses deux accès. 

Figure 60 : impulsion générée par le TLP avec la sonde capacitive 

Nous remarquons que la forme d’onde est complètement modifiée. La largeur de l’impulsion 

est réduite à 1 ns et le temps de montée également. La forme du signal reste toutefois, une 

source de perturbation pertinente pour l’investigation de la susceptibilité d’un circuit 

intégré. 

3.1.1.2. ESD Pulser 

C’est un autre type de générateur ESD, capable de générer des impulsions de très courte 

durée avec des temps de montées très réduits [25]. Ce générateur est conçu essentiellement 

pour obtenir une réponse impulsionnelle non linéaire à l’entrée du dispositif à tester. 

I. chahine 81


Contrairement à un TLP, ce générateur supporte au maximum des niveaux de tensions 

continues qui ne dépassent pas les 400 V. 

Il est basé sur le principe de la charge et la décharge d’une capacité via un relais à base de 

mercure comme le montre la Figure 61. Au relais vient s’ajouter d’autres composants 

(résistances, ferrites, capacités, etc.) pour mieux optimiser la forme et la répétitivité de 

l’impulsion. 

La taille du relais est relativement petite ce qui permet d’un côté à l’utilisateur d’injecter des 

impulsions au plus proche du composant sous test et d’un autre côté d’écarter tout risque de 

couplage ou bien de réflexion avec le PCB. 

Figure 61 : photo d’un ESD pulser 

La Figure 62 montre la sortie du ESD pulser mesurée sur une piste 50 Ω terminée par une 

charge 50 Ω d’un côté et de l’autre côté connectée à l’une des entrées 50 Ω de l’oscilloscope. 

La source de tension continue appliquée à la capacité est de 45 V. L’amplitude de la tension 

affichée sur la courbe ci-dessous correspond à la tension sur la piste et non pas à celle de la 

tension avec laquelle la capacité a été chargée. 

Figure 62 : représentation temporelle de l’impulsion générée par l’ESD pulser 

Le temps de montée de l’impulsion est de 90 ps soit 10 fois moins que le temps de montée 

d’une impulsion normalisée de type HBM. Le choix de ce type de perturbation sera expliqué 

dans la suite. 

relais 

I. chahine 82


Une représentation fréquentielle de l’impulsion générée par l’ESD pulser est donnée à la 

Figure 63. Nous pouvons remarquer que la bande passante allouée par l’impulsion est bien 

large [0 – 5 GHz]. 

Figure 63 : représentation fréquentielle de l’impulsion générée par l’ESD pulser 

La Figure 64 montre le schéma électrique équivalent de l’ESD pulser. Nous retrouvons dans 

ce modèle, les éléments essentiels tels que : la source haute tension, les ferrites, une capacité, 

un relais et différentes résistances qui vont servir à la création de la décharge électrostatique. 

Figure 64 : modèle électrique équivalent de l’ESD pulser 

Le tableau ci-dessous dresse un récapitulatif des principales caractéristiques des décharges 

électrostatiques évoquées précédemment. Le choix de l’utilisation de tels types d’impulsions 

sera justifié dans la suite. 

Type d’impulsion Largeur d’impulsion 

en ns 

Temps de montée (10% - 90%) 

en ps 

HBM classique quelques dizaines (> 50) 700 – 1000 

TLP quelques dizaines (> 50) 900 

TLP modifiée 

(sonde capacitive) 

2 400 

ESD pulser 1 90 

Tableau 7 : récapitulatif sur les caractéristiques des décharges électrostatiques utilisées. 

I. chahine 83


3.2. Présentation de l’étude 

L’objectif primordial de cette étude est l’évaluation de la susceptibilité des 

entrées/sorties d’un circuit intégré, « un prototype FPGA » de dernière génération, du point 

de vue erreurs logicielles. 

Il est également envisageable que le circuit fasse l’objet d’une campagne d’investigation plus 

vaste où des signaux continus et modulés seront injectés sur les différentes broches 

(entrées/sorties, alimentation, masse, réseaux d’horloge, etc.). 

La réponse du circuit sous test aux impulsions injectées dépend de plusieurs paramètres tels 

que : la fréquence, la largeur, le temps de montée et de descente, l’amplitude et la 

polarisation de l’impulsion. Chacun de ces paramètres incite une réaction du circuit qui se 

manifeste sous différents aspects : la réponse temporelle de l’entrée, la réaction des diodes de 

protection ESD et d’éventuelles résonances qui peuvent se former au niveau du package et 

de la capacité d’entrée [27]. 

Le choix de ce type d’impulsions s’explique par le fait que le circuit dans son environnement 

peut subir ce type d’agressions naturelles ou intentionnelles. Donc, il est important qu’il 

passe ces tests en plus des tests classiques de décharges électrostatiques. 

Erreurs logicielles et physiques 

Une erreur logicielle est une erreur logique correspondant à un changement anormal du 

niveau logique ou glitch, un reset imprévu, un latchup [19]. Cette erreur est sans dommage 

pour le circuit, contrairement aux erreurs physiques qui peuvent endommager le circuit 

comme le montre la Figure 65. 

Figure 65 : exemple de fissures dans les pistes d’une PCB dues à des ESD très intenses 

Remarque : Un latchup peut être considéré dans certains cas comme une erreur physique. 

En effet, ce phénomène est capable de détruire le circuit si le courant fourni par la tension 

de polarisation augmente brutalement et atteint un niveau critique. 

I. chahine 84


3.3. Description de la méthodologie de test 

La méthodologie de test que nous avons mise en place est relativement simple et elle est 

basée sur le principe d’injection directe d’une perturbation. Cette technique de mesure a été 

validée sur un prototype FPGA en utilisant comme sources de perturbations des décharges 

électrostatiques générées par un TLP et un ESD pulser. 

En pratique, l’injection s’effectue manuellement à différents endroits sur les pistes du circuit 

imprimé qui relient entre elles les différentes broches du circuit sous test (entrées/sorties, 

horloge, PLL, alimentation, masse, etc.) comme le montre la Figure 66. Une sonde est montée 

au plus proche de la broche entrée/sortie à tester pour contrôler en temps réel le niveau de la 

perturbation injectée dans la broche sous test. Une distance minimale a été respectée entre le 

point d’injection et la sonde. Cette dernière est constituée d’un câble coaxial connecté d’un 

côté à l’une des voies 50 Ω de l’oscilloscope et de l’autre côté, par le biais de son âme, à une 

résistance montée en surface de valeur typique 470 Ω. La partie blindage du câble est quant à 

elle référencée à la masse de la carte. 

Le rôle de la résistance de 470 Ω est de prélever un dixième de l’amplitude de l’impulsion à 

l’entrée de l’oscilloscope. En effet, l’amplitude des impulsions mises en jeu peut 

endommager les circuits de protections se trouvant à l’entrée de l’oscilloscope. 

Figure 66 : principe d’injection directe par décharges électrostatiques 

Après la description de la technique de mesure, nous allons détailler la carte de test 

notamment du point de vue fonctionnement et conception avec respect des contraintes CEM. 

I. chahine 85


3.4. La carte de test 

Dans notre étude, nous avons opté pour travailler sur un prototype FPGA de dernière 

génération. Il est à rappeler que les FPGA’s ou les composants programmables occupent 

actuellement 30% du marché des circuits intégrés et se présentent comme la technologie 

d'avenir pour la réalisation de systèmes numériques. Ils offrent une bonne alternative entre 

les composants SSI (Small Scale Integrated) et les ASIC (Application Specific Integrated 

Circuit). De plus, ces composants présentent plusieurs avantages : tout d’abord leurs facilités 

de programmation et les temps de mise en œuvre qui sont relativement très courts, mais 

aussi la grande variété d’entrées/sorties qu’ils offrent et finalement leurs facilités 

d’adaptations aux besoins de l'utilisateur. 

La carte de test a été conçue et réalisée au laboratoire CEM de l’Université de Missouri-Rolla 

dans le cadre d’un projet de partenariat entre nos deux laboratoires. Elle répond à des 

contraintes de mesure d’émission et de susceptibilité de composant. Il est alors possible de 

réaliser des mesures d’émission ou de susceptibilité rayonnée selon la méthode de la cellule 

TEM. La fenêtre de la cellule répond au format standard de la cellule TEM 10,3 * 10,3 cm 


La carte est constituée de 4 couches conductrices comme l’illustre la Figure 67. Un premier 

plan de masse sur lequel est isolé le FPGA à tester pour le soumettre uniquement au 

rayonnement de la cellule TEM. Les second et troisième plans sont uniquement des plans de 

masse. La dernière couche correspond à un plan de masse et des pistes de signaux sur lequel 

sont montés des composants additionnels pour le fonctionnement du FPGA tels que : 

résistances, capacités de découplage, connecteurs, diodes Zener, LEDs, etc. Enfin, les 4 

couches possèdent un anneau de garde de 1 cm de largeur permettant de relier entre elles 

toutes les masses. 

Figure 67 : caractéristiques de la carte de test 

I. chahine 86


a) 

Figure 68 : carte de test, a) face composants ; b) face prototype FPGA 

3.4.1. Le prototype FPGA 

Le prototype FPGA appartient à la famille Cyclone des FPGA’s développés par la société 

ALTERA. Il a été mis sur le marché américain en Février 2005. Il possède les caractéristiques 

suivantes : 

2910 éléments logiques 

Plus de 59.904 bits RAM (7.488 octets) 

104 entrées/sorties 

Fréquence maximale de travail qui pourrait atteindre les 320 MHz 

Différents types d’entrées/sorties standards: LVTTL, LVCMOS, LVDS, SSTL-2 et SSTL- 

3 

Transmission en haut débit (jusqu’à 640 Mbps) sur les paires de pistes différentielles 

1 PLL et 8 entrées d’horloge. 

Possibilité de communication avec des modules externes notamment les mémoires 

externes telles que : DDR SDRAM (133 MHz) et FCRAM. 

Dimension (longueur *largeur) : 16 mm * 16 mm 

Technologie de fabrication CMOS 0,13 µm 

Prototype 

FPGA 

I. chahine 87 

b)


Figure 69 : schéma bloc du prototype FPGA 

3.4.2. Les contraintes de conception 

Cette partie explique brièvement les contraintes de conception de la carte afin d’obtenir 

une performance optimale des blocs d’entrées/sorties du prototype FPGA et d’assurer un 

véritable succès dans l’implémentation d’un design fonctionnel. Les considérations qui 

doivent être prises en compte sont notamment au niveau de l’impédance des pistes et des 

connecteurs ainsi qu’au niveau du routage des pistes différentielles. 

Ces instructions en large partie sont inspirées des consignes données dans la documentation 

technique du constructeur. Nous trouverons ci-joint une liste non exhaustive : 

Une comparaison entre les paramètres suivants : la largeur et l’épaisseur de la piste ; 

la distance entre deux pistes différentielles (LVDS) ; la distance entre une paire 

différentielle et une entrée logique (TTL ou CMOS) ; etc. 

Une distance équitable entre les paires de pistes différentielles doit être bien 

respectée. Un routage très proche entre différentes paires de piste augmente 

considérablement le rapport de rejection en mode commun (CMRR, Common Mode 

Rejection Ratio). 

La longueur des pistes doit être la plus courte possible afin d’éviter les problèmes 

d’intégrité de signaux. Des pistes longues présentent une forte valeur inductive et 

capacitive. 

Dans le cas d’une application point à point en mode différentiel, les résistances de 

terminaison doivent être montées au plus proche des broches d’entrée du récepteur. 

L’utilisation des composants montés en surface est préconisée. 

Des angles de 45° et 90° doivent être évités dans le routage des pistes. 

I. chahine 88


Des connecteurs de haute performance, SMA par exemple, doivent être utilisés. 

Les pistes et les connecteurs doivent être adaptés 

Maintenir un même nombre de vias pour chaque piste et également limiter dans la 

mesure du possible leur nombre parce que cela peut provoquer des discontinuités 

dans le signal. 

Les valeurs des capacités de découplage recommandées varient de 0,001 µF jusqu’à 

0,1 µF 

Les pistes TTLs doivent être écartées le plus possible des pistes différentielles afin 

d’éviter tous les phénomènes de couplage ou cross-talk. 

3.5. Présentation du banc de mesure 

Nous avons mis en place deux bancs de mesure, chacun étant destiné à l’évaluation de la 

susceptibilité d’un type spécifique d’entrée/sortie : LVTTL/LVCMOS (entrée logique : 3,3 V) 

et LVDS (entrée différentielle : 2,5 V). Dans les paragraphes qui suivent, nous allons décrire 

chacun de ces bancs et présenter les principaux résultats. 

3.6. Evaluation de la susceptibilité des entrées/sorties type LVTTL/LVCMOS 

L’objectif de ces campagnes de tests est d’évaluer la susceptibilité des entrées/sorties : 

LVTTL et LVCMOS. En se basant sur la documentation technique du composant, nous 

retrouvons que ces entrées/sorties peuvent opérer à différentes tensions : 3,3 V ; 2,5 V et 1,8 

V. Sachant que pour l’entrée/sortie LVCMOS, il est possible de descendre jusqu’à 1,5 V. 

Prenons l’exemple de la superposition entre un signal logique LVTTL/LVCMOS (3,3 V) et 

une perturbation de type décharge électrostatique. D’après la Figure 70 nous pouvons 

distinguer 4 superpositions possibles, définies à partir des paramètres suivants : 

- La polarisation de l’impulsion (positive ou négative) 

- L’état logique du signal (niveau haut ou bas) 

Figure 70 : signal logique de type LVTTL/ LVCMOS 

I. chahine 89


Le signal logique de la Figure 70 peut correspondre à tout signal utile qui se propage sur les 

pistes du circuit imprimé : la sortie d’une PLL, un signal d’horloge, etc. La fréquence de 

l’horloge pourrait atteindre au maximum quelques dizaines de MHz. Selon le besoin de 

l’utilisateur cette fréquence peut être multipliée ou divisée par 2, 4, 6 ou 8 grâce au réseau 

d’horloge intégré dans le prototype FPGA. 

Remarque importante : À titre d’exemple, si nous prenons un signal d’horloge de 

fréquence 50 MHz, la période qui lui est attribuée est de l’ordre de 20 ns. La largeur d’une 

impulsion générée par l’ESD pulser ou bien du TLP peut varier de 0,4 ns à 2 ns. Elle est 

bien inférieure à la demi-période du signal logique et elle peut engendrer par conséquence 

une erreur logique dans le dispositif sous test comme nous allons le voir dans la suite de ce 

chapitre. 

Analysons les différents cas qui peuvent résulter des superpositions entre le signal logique et 

la décharge électrostatique : 

Polarisation 

Impulsion positive 

Niveau logique du signal : 

Bas 

C’est une transition normale si la 

largeur de l’impulsion est 

suffisamment large. Néanmoins, 

ce cas peut mener éventuellement 

à une erreur logique. 

Niveau logique du signal : 

haut 

Si le niveau logique de la 

piste est déjà haut, et qu’une 

impulsion positive est 

appliquée, ceci ne devrait 

pas engendrer une erreur 

logique vue que nous avons 

atteint les limites. 

Cependant, d’autres 

conséquences peuvent 

apparaître si le niveau de la 

perturbation est assez élevé 

tel qu’un effet de « snapback» 

dû à l’activation des diodes 

de protections 

I. chahine 90


Impulsion négative 

Si le niveau logique de la piste est 

déjà bas, et une impulsion 

négative est appliquée, ceci ne 

devrait pas engendrer une erreur 

logique vue que nous avons 

atteint les limites. Cependant, 

d’autres conséquences peuvent 

apparaître tel qu’un changement 

de polarisation au niveau des 

diodes de protection qui peut 

provoquer éventuellement du 

bruit au niveau de l’alimentation 

ou du substrat 

C’est une transition normale 

si la largeur de l’impulsion 

est suffisamment large. 

Néanmoins ce cas peut 

mener éventuellement à une 

erreur logique. 

Tableau 8 : analyse de la superposition entre une décharge électrostatique et un signal logique 

3.6.1. Description du banc de test 

Le banc de test a été mis en place au laboratoire CEM de l’Université de Missouri-Rolla. Il 

repose sur le principe de mesure présentée par la méthodologie de test décrite 

précédemment. Les perturbations injectées sont essentiellement des décharges 

électrostatiques possédant des caractéristiques bien particulières en termes de largeur 

d’impulsion, de son amplitude et de son temps de montée. La Figure 71 présente l'ensemble 

des appareils de mesures et de contrôle mis en œuvre lors des tests. 

Figure 71 : banc de test 

I. chahine 91


Le banc de test exige l’utilisation de certains équipements spécifiques. Par exemple, un 

oscilloscope large bande avec une fréquence d’échantillonnage très élevée (20 GSa/s ou plus) 

est recommandé pour pouvoir visualiser les impulsions que nous injectons. Un ordinateur 

associé à un câble USB blaster ou JTAG byte blaster est requis pour la programmation du 

FPGA. 

3.6.1.1. Fonctionnement du banc de mesure 

Le fonctionnement du banc est divisé en deux parties : une partie logicielle et une partie 

hardware. La partie logicielle consiste à développer un code VHDL adapté à chacune des 

superpositions évoquées précédemment entre une impulsion (perturbation RF) et le signal 

logique (signal utile) dans le but de détecter toute anomalie à l’entrée du composant sous 

test. Si l’entrée est à l’état haut, et ensuite passe à l’état bas pendant un temps très court, cette 

transition est capturée. De même, si l’entrée est à l’état bas et passe brusquement à l’état 

haut, cette transition est aussi capturée. Quant à la partie hardware, elle se déroule en 4 

étapes : 

Mettre la carte sous tension. 

Deux tensions d’alimentation sont nécessaires : 

3,3 V pour les entrées/sorties et 1,5 V pour 

l’alimentation interne du FPGA 

Téléchargement du code VHDL dans le 

prototype FPGA après compilation. 

Remarque: Le logiciel doit être configuré en 

mode JTAG. 

Appliquer la perturbation comme s’est décrit 

dans la méthodologie de test. Le niveau de cette 

dernière est défini en fonction de la tension 

appliquée à l’ESD pulser. 

La tension est incrémentée jusqu’à ce qu’un 

dysfonctionnement apparaisse dans le circuit où 

le maximum de tension est atteinte 

Figure 72 : déroulement des tests 

I. chahine 92


Le dysfonctionnement dans le circuit sous test est identifié selon deux critères : 

- Une LED est connectée à l’une des sorties programmée du prototype FPGA. 

Initialement, la LED est éteinte ou à l’état OFF. Quand une décharge est injectée 

sur la piste d’entrée, le code VHDL qui lui est attribué est téléchargé dans le 

circuit. Si la LED s’allume, cela indique un changement anormal de l’état logique 

de sortie. 

- Une sonde est attachée à la sortie programmée, au moment de l’apparition d’une 

anomalie (passage de l’état bas à l’état haut ou inversement), celle-ci est capturée 

sur l’écran de l’oscilloscope. 

3.6.2. Modélisation de l’environnement de test 

Une modélisation globale de l’environnement de test (générateur ESD, sonde, piste, 

entrée du composant à tester) est réalisée sous le logiciel de simulation électrique PSpice. Le 

but de cette modélisation consiste essentiellement à pouvoir déterminer par simulation le 

niveau de la perturbation injectée en différents endroits du circuit imprimé. 

La Figure 73 montre les éléments composants le modèle. Nous retrouvons par exemple une 

source d’impulsion pour simuler la décharge générée par un générateur ESD tel que l’ESD 

pulser ou bien l’entrée du prototype FPGA qui est remplacée par un circuit L, C dont les 

valeurs sont déterminées à partir du fichier IBIS du composant. 

Figure 73 : modélisation de l’environnement de test 

Les résultats de simulation montrent une représentation temporelle de l’impulsion au niveau 

de l’entrée 50 Ω de l’oscilloscope, de l’entrée du FPGA ainsi qu’à l’intérieur du FPGA plus 

précisément au niveau de la capacité d’entrée. 

I. chahine 93


Figure 74 : représentation temporelle sous PSpice de l’impulsion générée par l’ESD pulser 

D’après les résultats de simulations, nous remarquons une atténuation de l’impulsion au 

niveau de la capacité d’entrée. Ceci est normal parce que l’impédance d’entrée que 

représente le circuit est très élevée. 

3.6.3. Résultats et analyses 

Dans cette partie, nous allons présenter les principaux résultats de mesures de la 

susceptibilité d’une entrée LVTTL/LVCMOS (3,3 V) pour une série d’impulsions générées à 

partir d’un générateur ESD type ESD pulser. 

3.6.3.1. Injection d’impulsions positives 

La Figure 75 présente la configuration dans laquelle le dispositif sous test se trouve avant 

l’injection de la perturbation. L’entrée à tester est fixée à l’état bas (0 V). Une seconde entrée, 

qui va servir à l’exécution du code VHDL, est mise à 1. Quant à la sortie, elle est connectée à 

une LED initialement éteinte. 

Une première impulsion positive d’une amplitude 5,7 V, soit l’équivalent d’une charge de 

43 V au niveau de la capacité de l’ESD pulser, est injectée sur la piste au plus proche du 

composant. Aucun changement en sortie n’est observé et la LED est toujours éteinte. Ensuite, 

une seconde impulsion d’une amplitude 6,3 V, soit 48 V au niveau de la capacité, est injectée 

et toujours aucun changement n’est aperçu en sortie. Enfin, c’est une amplitude de 7 V, soit 

53 V au niveau de la capacité, qui va causer la défaillance dans le circuit et par conséquent 

activer la sortie. Cela est traduit par un passage à l’état ON de la LED en sortie. 

Il semble raisonnable de penser que l’amplitude 7 V de l’impulsion qui correspond presque 

au double du Vcc (3,3 V) a activé les diodes de protections. Notons que les caractéristiques 

I. chahine 94


des diodes de protections sont des données maintenues très souvent confidentielles par le 

constructeur, et notre analyse n’est guère qu’une déduction constructive qui vient se 

confirmer dans le paragraphe suivant. 

Figure 75 : configuration de la carte électronique dans le cas d’injection d’impulsions positives 

La Figure 76 représente la série d’impulsions injectées à partir de l’ESD pulser sur les pistes 

du circuit imprimé à l’entrée du dispositif sous test. L’impulsion en rouge est celle qui a 

produit un dysfonctionnement ou le « crash » au niveau du prototype FPGA. 

Figure 76 : impulsions positives injectées sur la piste d’entrée 

3.6.3.2. Injection d’impulsions négatives 

Pour ce cas test, nous injectons des impulsions négatives. La configuration du circuit est 

légèrement modifiée. L’entrée à tester est mise à l’état haut (3,3 V). La seconde entrée est 

restée à l’état haut également et la sortie est toujours connectée à une LED comme le montre 

clairement la Figure 77. 

I. chahine 95


Une série d’impulsions négatives est injectée sur la piste d’entrée LVTTL/LVCMOS à tester. 

Un dysfonctionnement dans le composant sous test est identifié quand le niveau de 

l’impulsion atteint pratiquement les 3,3 V sur la piste soit 22 V au niveau de la capacité. 

Figure 77 : configuration de la carte électronique dans le cas d’injection d’impulsions négatives 

La Figure 78 montre la série d’impulsions négatives injectées. L’impulsion en rouge est la 

seule à provoquer un dysfonctionnement dans le dispositif sous test. Son amplitude dépasse 

0 V, mais elle n’est pas suffisamment forte pour activer les diodes de protections. 

Ces données viennent confirmer avec une grande évidence que le prototype FPGA réagit 

parfaitement aux impulsions de courtes durées. 

Figure 78 : impulsions négatives injectées sur la piste d’entrée 

Dans le paragraphe suivant, nous allons tester la susceptibilité d’autres types 

d’entrées/sorties du prototype FPGA, celles des entrées/sorties différentielles. 

I. chahine 96


3.7. Evaluation de la susceptibilité des entrées/sorties différentielles 

L’objectif de ces investigations est d’évaluer la susceptibilité des entrées/sorties 

différentielles aux décharges électrostatiques. Toutefois et avant de présenter la démarche 

suivie et le banc de mesure mis en place, nous allons introduire la technologie LVDS (Low 

Voltage Differential Signal) ou la signalisation différentielle à basse tension. 

3.7.1. Introduction à la technologie LVDS 

La vitesse de transfert des données ne cesse d’augmenter d’une manière systématique 

dans tous les domaines de la communication et plus particulièrement dans le domaine du 

multimédia (image, son, vidéo) [28]. 

La signalisation différentielle à basse tension ou l’appellation anglaise LVDS est une 

technologie assez récente, qui se présente comme une solution incontournable pour le 

transfert des données numériques à très haut débit (quelques gigabits). 

Figure 79 : représentation simplifiée d’une architecture LVDS 

Théoriquement, le transfert des données s’effectue de deux façons : à l’intérieur d’un même 

système (intra-sytème), ou bien entre deux ou plusieurs systèmes (inter-système). 

Le premier moyen est le plus utilisé et il consiste à acheminer par voie différentielle des 

données numériques entre les différents modules présents sur une même carte électronique. 

Le deuxième moyen, difficile à mettre en place et relativement coûteux, requiert des 

protocoles de communication standard tels que IEEE 1394, Fibre channel et Gigabit Ethernet. 

La technologie LVDS pour les applications inter systèmes offre plusieurs avantages par 

rapport aux technologies classiques de type LVTTL ou LVCMOS, notamment en matière de 

maîtrise du bruit qui vient s’ajouter au signal utile. De plus, elle présente une faible 

susceptibilité aux perturbations électromagnétiques, sans oublier bien évidemment la faible 

puissance qu’elle nécessite et tout ce que cela peut rapporter en terme de coût. 

Les applications à base de LVDS sont nombreuses. Nous les retrouvons pratiquement dans la 

plupart des secteurs tels que : 

I. chahine 97


La télécommunication dans les commutateurs à haut débit (Systèmes capables de 

traiter les données transmises selon le mode de transfert asynchrone et les stations de 

base sans fil) 

L’Informatique dans les périphériques telles que les imprimantes, les copieurs 

numériques, les serveurs etc. 

L’automobile dans les écrans plats des tableaux de bord. 

La plupart de ces applications utilisent la technique point à point ou « point to point ». Cette 

dernière sera détaillée dans la suite. 

3.7.1.1. Structure d’une paire différentielle 

La structure d’une paire différentielle est illustrée à la Figure 80. Elle est constituée de 

deux étages : un étage d’émission et un étage de réception. 

L’étage d’émission correspond en effet à une source de courant stable dont la valeur est 

limitée à 3 mA. Le courant en sortie est conduit dans des paires différentielles jusqu’à la 

résistance de 100 Ω placée au plus proche de l’entrée du récepteur. 

Des courants égaux et opposés circulent sur les paires de pistes différentielles générant une 

boucle de courant. L’avantage de cette boucle est qu’elle réduit considérablement les 

phénomènes d’interférences électromagnétiques. La maîtrise de la fuite d’étincelle contribue 

avantageusement à l’augmentation du débit de transfert qui peut atteindre une valeur 

supérieure à 1,5 Gigabits et d’un autre côté à la réduction de la puissance de dissipation et 

par voie de conséquence à une diminution de l’effet thermique. 

Figure 80 : structure d’une paire différentielle 

Quant à la structure de l’étage de réception, elle est caractérisée par un circuit à forte 

impédance d’entrée capable de détecter des signaux de faible amplitude (moins de 20 mV) et 

ensuite de les amplifier jusqu'à atteindre le niveau logique standard (2,5 V). 

I. chahine 98


3.7.2. La technique de liaison point à point 

La méthode de transfert des données par voie différentielle entre émetteur-récepteur 

s’effectue suivant trois techniques : point à point, point à multipoints et multipoints. 

La technique de liaison point à point est la plus simple et la plus utilisée. La Figure 81 

présente l’architecture complète de cette liaison. Dans le cadre de nos investigations sur la 

susceptibilité des entrées/sorties LVDS aux décharges électrostatiques, nous avons opté pour 

cette technique de liaison. 

L’émetteur correspond à une source de génération de signaux LVDS. Ces signaux sont 

transmis à travers une paire de piste différentielle sur le circuit imprimé. 

Figure 81 : architecture générale d’une liaison point à point entre un émetteur et un récepteur 

Dans notre cas d’étude, l’architecture est légèrement modifiée comme le montre la Figure 82. 

L’étage de sortie est transposé au niveau du prototype FPGA, ce dernier va donc jouer le rôle 

de récepteur pour les signaux en provenance du générateur LVDS et comme émetteur pour 

les signaux transmis à l’oscilloscope. 

Deux résistances de valeurs typiques de 100 Ω sont placées en entrée et en sortie des pistes 

différentielles. Un grand soin est accordé à la soudure des deux résistances sur les pistes 

différentielles afin d’éviter des effets secondaires indésirables (boucle de courant, court- 

circuit, etc.). 

L’oscilloscope va jouer le rôle de récepteur, les signaux à la sortie du FPGA seront visualisés 

sur l’écran de ce dernier. L’amplitude de signaux en sortie doit être de 2,5 V. Notons aussi 

que ce sont des signaux juxtaposés qui varient dans une marge très faible autour de leur 

valeur moyenne. 

I. chahine 99


Figure 82 : architecture adaptée au cas étudié 

Après la présentation de la technique point à point, il est important de représenter et 

d’analyser la forme d’onde des signaux logiques en entrée et sortie du récepteur. 

3.7.2.1. Forme d’onde au niveau de l’entrée différentielle 

La forme des signaux différentiels à l’entrée du dispositif sous test est donnée par la 

Figure 83. L’écart entre la valeur moyenne et la voie directe ou opposée est de 0,35 mV. Un 

écart relativement faible et qui présente des avantages notamment dans la réduction du 

niveau de bruit. En effet, un changement très rapide de l’état logique d’un signal augmente 

son immunité vis-à-vis du bruit et par conséquent réduit considérablement sa consommation 

en puissance 

Figure 83 : forme d’onde de signaux différentiels à l’entrée du CST 

3.7.2.2. Forme d’onde au niveau de la sortie différentielle 

La forme des signaux différentiels à la sortie du dispositif sous test est donnée par la Figure 

84. 

I. chahine 100


Figure 84 : forme d’onde des signaux différentiels à la sortie du CST 

L’écart entre les deux voies directe et opposée est moins important qu’à l’entrée. C’est une 

des particularités des signaux LVDS qui correspond au changement de niveau de tension 

avec une vitesse de balayage relativement faible. 

3.7.3. Description du banc de test 

Ce banc de test a pour objectif d’évaluer la susceptibilité des entrées/sorties LVDS pour 

des agressions directes en décharges électrostatiques. Il nécessite l’utilisation de certains 

équipements supplémentaires par rapport au banc présenté précédemment. En revanche, la 

méthodologie de test demeure la même. 

Figure 85 : banc de test pour l’étude de la susceptibilité des entrées/sorties différentielles 

Les signaux différentiels sont générés à partir d’un synthétiseur de fréquence. Ce dernier 

permet de générer également d’autres types de signaux et possède une bande de fréquences 

relativement large [0-2] GHz. Quatre sondes sont montées sur chacune des pistes 

différentielles en entrée et en sortie du dispositif sous test par la même technique présentée 

précédemment. Elles vont servir au contrôle du niveau de perturbation qui sera rajoutée aux 

signaux utiles. 

I. chahine 101


La partie logicielle constitue une part importante du banc de mesure. Un code VHDL est 

développé pour programmer le prototype FPGA en mode de liaison point à point. Il s’agit 

entre autres de paramétrer respectivement les entrées/sorties en mode de réception et 

d’émission. 

La perturbation est injectée sur les pistes différentielles en entrée. Le critère de susceptibilité 

est défini à la sortie du dispositif sous test de la façon suivante : 

A partir d’un certain niveau de perturbation en entrée, si le signal en sortie présente l’un des 

phénomènes suivants : doublement de période, forte dégradation, niveau de bruit très élevé, 

erreur logique, etc. nous considérons le composant comme défaillant. 

Cette méthode est répétée jusqu’à ce que nous obtenions une anomalie en sortie. Toutefois, si 

le niveau en entrée atteint un niveau très élevé et que nous n’avons toujours pas atteint l’état 

critique en sortie, dans ce cas il est fortement conseillé de suspendre l’injection en entrée car 

nous risquons de détruire les circuits de protections jusqu’au point de causer des dommages 

physiques au composant. 

Deux types de mesures sont envisageables avec les signaux différentiels selon la manière 

dont le bruit se superpose aux signaux utiles : 

- Une première mesure consiste à superposer le bruit sur l’une des deux voies 

différentielles. Il s’agit dans ce cas d’une perturbation en mode différentiel. 

- Le second cas de mesure est lié à une injection simultanée sur les deux voies. 

Nous parlons dans ce cas de perturbation en mode commun. 

Le second cas est le plus fréquent et est identifié comme principale cause de 

dysfonctionnement dans les composants électroniques. 

3.7.4. Résultats et analyses 

Dans ce paragraphe, nous allons présenter les principaux résultats de mesure obtenus 

pour chacune des configurations suivantes : 

3.7.4.1. Injection en mode différentiel 

Dans ce mode de test, l’injection se fait alternativement sur chacune des pistes 

différentielles (Figure 86). 

I. chahine 102


Figure 86 : injection en mode différentiel 

En fonctionnement normal, le circuit est programmé de façon à recevoir en entrée un signal 

différentiel de niveau logique 1,5 V +/- 0,35 V. Ce signal est amplifié par la suite pour 

atteindre le niveau logique standard en sortie de 2,5 V comme le montre la Figure 87. La 

fréquence du signal est de 100 MHz. Toutefois il est possible de transmettre des données à 

plus hauts débits sur ces pistes et par conséquent faire appel à des fréquences supérieures de 

l’ordre de 300 MHz. 

Le prototype FPGA est capable de transmettre 625 Mbps sur ces entrées/sorties 

différentielles. Les courbes jaune et verte correspondent aux signaux différentiels en entrée 

du dispositif sous test respectivement sur les voies directe (p) et inversée (n) et les courbes 

bleue et rouge correspondent aux signaux en sortie. 

Figure 87 : représentation des signaux différentiels en fonctionnement normal en E/S 

Le premier cas de test correspond à l’injection d’une série d’impulsions positives en entrée 

sur chacune des voies directe et inversée. Nous représentons sur la Figure 88 la perturbation 

sur la voie directe, cette dernière atteint un niveau très important en entrée jusqu’au point où 

I. chahine 103


les signaux différentiels sont complètement dégradés. Nous pouvons remarquer également 

un niveau de perturbation moins important sur la voie opposée due notamment à un effet de 

couplage entre les deux lignes. L’étude des signaux de sortie révèle que ces derniers 

demeurent relativement stables et aucun changement anormal n’est détecté. 

Figure 88 : injection d’une impulsion positive à partir de l’ESD pulser (charge 55 V) sur la voie 

directe 

Le second cas de test consiste à injecter une impulsion négative sur chacune des voies 

différentielles en entrée. La Figure 89 montre l’exemple d’une impulsion négative injectée sur 

la voie directe (p). Malgré l’importance du niveau de l’impulsion, les signaux différentiels en 

sortie ne sont pas dégradés. Ces résultats rejoignent l’hypothèse que nous avons évoquée au 

début de ce paragraphe sur la robustesse des entrées/sorties différentielles pour ce mode 

d’injection de décharges électrostatiques. 

Figure 89 : injection d’une impulsion négative à partir de l’ESD pulser (charge -55V) sur la voie 

directe 

I. chahine 104


3.7.4.2. Injection en mode commun 

Dans ce cas de test, l’injection se fait simultanément sur les deux voies directe (p) et 

inversée (n). Deux résistances de valeur 50 Ω chacune sont montées en série entre les paires 

des pistes différentielles comme le montre la Figure 90. L’injection s’effectue au point de 

connexion des deux résistances, ce qui permet de générer des niveaux de perturbations de 

même amplitude sur les deux voies. 

Figure 90 : injection en mode commun 

La Figure 91 montre les résultats de mesures réalisées en mode commun à l’entrée du CST. 

L’impulsion injectée est générée par le TLP alimenté par une tension de 2000 V, soit un 

niveau de perturbation de 2,5 V approximativement sur les pistes, niveau qui vaut presque le 

double du signal utile. Malgré la forte dégradation du signal d’entrée, le signal de sortie est 

resté relativement stable, à l’exception de quelques légères résonances qui restent toutefois 

négligeables. 

Figure 91 : injection d’une impulsion positive à partir du TLP (charge 2000 V) sur la voie directe 

I. chahine 105


La Figure 92 montre les mêmes résultats de mesure, sauf que dans ce cas de figure 

l’impulsion est injectée par l’ESD Pulser chargé à 100 V. Nous remarquons que le signal 

présente une certaine stabilité malgré la détérioration de la qualité du signal d’entrée. 

Figure 92 : injection d’une impulsion positive à partir du pulser (charge 100 V) sur la voie directe 

Nous rappelons que la fréquence des signaux différentiels est de 100 MHz, soit une période 

de 10 ns. Alors que la largeur de l’impulsion est de quelques centaines de ps. Cette dernière 

est très petite par rapport à la demi période des signaux. 

Pour visualiser l’impact des décharges sur les signaux différentiels nous avons augmenté la 

fréquence du signal ainsi que l’amplitude des perturbations. 

Nous remarquons une nette différence par rapport aux résultats précédents. Plusieurs 

dysfonctionnements sont signalés au niveau des signaux différentiels en sortie. La Figure 93 

et Figure 94 illustrent les effets des perturbations sur la réponse du circuit. 

Figure 93 : impulsion positive injectée à partir de l’ESD pulser (charge 150V) en mode commun 

I. chahine 106


Figure 94 : impulsion négative injectée à partir de l’ESD pulser (charge -150V) en mode commun 

Dans cette partie du chapitre, nous avons introduit une nouvelle technique de mesure 

qui repose sur le principe d’injection directe d’une décharge électrostatique et qui est 

destinée à l’évaluation de la susceptibilité des différentes entrées/sorties d’un prototype 

FPGA. 

Plusieurs campagnes de mesures ont été réalisées et nous avons obtenu des résultats 

fructueux. Ces résultats nous conduisent aux conclusions suivantes : 

Les entrées/sorties LVTTL/LVCMOS sont très susceptibles aux décharges 

électrostatiques à faible largeur de bande et de temps de montée très réduit ; 

Les entrées/sorties LVDS sont plus robustes à ce type de décharge. Toutefois, quand 

le niveau de la perturbation devient important, la susceptibilité décroît. 

I. chahine 107


4. Conclusion 

Dans ce chapitre, nous avons mis l’accent sur les méthodes de caractérisation de la 

susceptibilité des circuits intégrés aux perturbations électromagnétiques conduites tels que 

les signaux continus ou modulés et les décharges électrostatiques. Deux bancs de mesures, 

chacun destiné à la caractérisation de la susceptibilité d’un composant électronique pour un 

type de perturbation donnée, ont été mis en place. Chacun de ces bancs apporte une 

amélioration et une précision additionnelle par rapport à l’existant. 

Nous avons présenté un nouveau prototype d’injection dédié à un banc de mesure DPI. 

Ce système se distingue par sa fiabilité et son exactitude pour réaliser des mesures en 

susceptibilité conduite à des fréquences supérieures au GHz. Ce banc sera mis à profit dans 

le chapitre suivant pour mettre au point une méthodologie d’extraction de modèle de 

l’immunité d’un circuit intégré. 

Le banc de mesure relatif aux décharges électrostatiques permet d’aller plus loin dans la 

caractérisation de la susceptibilité des systèmes électroniques. Ces investigations sont 

nécessaires pour valider la fiabilité des nouvelles architectures et des nouvelles technologies. 

L’évolution des standards de mesure est évidente et on comprend aisément que les normes 

doivent être améliorées et adaptées aussi souvent et aussi rapidement. Le rythme étant bien 

évidemment imposé par les changements de technologie dans la conception des circuits 

intégrés. La miniaturisation des circuits, l’accroissement de la densité d’intégration des 

fonctions sur une même puce, la rapidité des signaux, sont autant de facteurs qui ne 

favorisent pas la diminution des problèmes de compatibilité électromagnétique. On est passé 

de l’étude des effets CEM au niveau macroscopique à des investigations au niveau 

microscopique. L’élaboration des circuits ne peut se faire aujourd’hui sans la prise en compte 

des contraintes CEM dès la phase de développement. Or de nos jours, la CAO est une étape 

incontournable pour définir, pré-qualifier et valider à moindre coût n’importe quel système. 

Idéalement, on est en droit d’attendre d’un simulateur de circuit électronique qu’il 

reproduise fidèlement le fonctionnement et le comportement du circuit. Or, cette bonne 

prédiction ne peut se faire sans un modèle complet du composant ou du circuit avec une 

prise en compte des effets CEM. L’obtention d’un modèle représentant l’immunité du 

système est donc primordiale. C’est pour répondre à ce besoin que de nombreux efforts sont 

faits aujourd’hui pour arriver à construire des modèles pouvant reproduire fidèlement les 

interactions entre composants. Le troisième chapitre de cette thèse s’inscrit dans cette 

démarche. 

I. chahine 108



[1] F. Fiori, « Integrated Circuit Susceptibility to Conducted RF Interference, » Compliance 

Engineering 17, no. 8 (2000): 40–49. 

[2] S. Buntz, M. Blatter, H. Leier, S. Fuchs, D. Gwissdalla, and W. Menzel, “Direct power 

injection immunity measurements at frequencies above 1GHz,” International 

Symposium On Electromagnetic Compatibility, EMC Europe, vol. 2, pp 882-887, 

Barcelona, Spain, Septembre, 2006 

[3] O. Maurice, «Méthode de caractérisation de la susceptibilité des composants 

électroniques aux impulsions sinusoïdales entre 0,1 et 4 GHz – Application à la porte 

NAND 74LS00,» Mémoire d’ingénieur CNAM, pp. 15-20, 1995. 

[4] S. Baffreau « Susceptibilité des microcontrôleurs aux agressions électromagnétiques » 

thèse présentée à l’INSA de Toulouse, 2003. 

[5] JJ Laurin, « Prediction of Delay Induced by In Band RFI in CMOS Inverters, » IEEE 

Transactions on Electromagnetic Compatibility 37, no. 2 (1995): 167–174 

[6] G.D.M. Barber, D.L. Herke, « Conducted susceptibility measurements on integrated 

circuits, » IEEE Colloquium on Electromagnetic Hazards to Active Electronics Components, 

January 1994, pp. 2-3. 

[7] T. Tsukagoshi, T. Kuriyama, H. Wabuka, T. Watanabe, « LSI immunity test method 

by direct GND pin injection, » IEEE Symposium on EMC, Boston, USA, August 2003, 

pp 1-2. 

[8] Integrated circuits - Measurement of electromagnetic immunity 150 kHz to 1 GHz - 

Part 4: Direct RF power injection method. September 2006, pp 8-9. 

[9] JG Sketoe, « Integrated circuit electromagnetic immunity handbook, » NASA/CR- 

2000-210017, 2000, pp. 23, 24. 

[10] S. Bendhia, M. Ramdani, E. Sicard, « Electromagnetic compatibility of integrated 

circuits, techniques for low emission and susceptibility, » Springer, 2006, SPIN 

11055105, pp. 145-146, 276, 360-361, 370-371. 

[11] S. Bazzoli, B. Demoulin, M. Cauterman, P. Hoffmann, « Susceptibility of integrated 

circuits to wiring systems, » Conf. 2EMC, Rouen, France, September 2005, pp. 2 

[12] I. Chahine, M. Kadi, E. Gaboriaud, X. Gallenne, A. Louis, B. Mazari, « Enhancement 

of Accuracy for measuring the susceptibility of Integrated Circuits to Conducted 

Electromagnetic Disturbances, » IET, Science, measurement and technology. Vol.1, Iss. 5, 

pp. 240-244, September 2007 

I. chahine 109


[13] K. Armstrong, REO UK LTD, Testing and measurement techniques – Immunity to 

conducted disturbances induced by radio frequency fields, 2005, pp. 6, 7. 

[14] I. Chahine, K. Moncef, E. Gaboriaud, D. Brea, A. Louis, B. Mazari, «A reliable and 

original DPI test setup to better characterizing the susceptibility of integrated circuits, 

» 2EMC conference, Rouen, France, octobre , 2007. 

[15] I. Chahine, M. Kadi, E. Gaboriaud, C. Maziere, A. Louis, B. Mazari, « Modelling of 

Integrated Circuits Susceptibility to Conducted Continuous Wave Interference Using 

Neural Network, » IET Electronics Letters. August 31 2006, vol.2 pp.1-2 

[16] IEC 61000-4-2, « Electromagnetic compatibility (EMC) - Part 4-2: Testing and 

measurement techniques - Electrostatic discharge immunity test, » EN 61000-4-2:1995, 

Amendment 1:1998, Amendment 2: 2000 

[17] J. Maas, W. Rhoades, « The ANSI ESD standard overcoming the deficiencies of world 

wide ESD standards, » IEEE International Symposium on EMC pp.1078-1084, 1998 

[18] A. Guillaume « Evaluation de la robustesse des circuits intégrés vis-à-vis des 

décharges électrostatiques », Thèse présentée à l'Institut National des Sciences 

Appliquées de Lyon, septembre 2002. 

[19] C. Salamero « Méthodologie de prédiction du niveau de robustesse d’une structure 

de protection ESD à l’aide de la simulation TCAD » Thèse présentée à l’Université de 

Paul Sabatier de Toulouse, Décembre 2005. 

[20] B. Caillard « Le Thyristor Parasite en technologie CMOS : Application à la Protection 

contre les Décharges Electrostatiques » Thèse présentée à l’Université de Montpellier 

II, Octobre 2003. 

[21] D. Pommerenke, « ESD: Transient Fields, Arc Simulation and Rise Time Limit, » 

Journal of Electrostatics 1995 36, pp. 31-54, 1995. 

[22] D. Pommerenke, M. Aidam, « ESD: waveform calculation, field and current of human 

and simulator ESD, » Journal of Electrostatics, Vol. 38, pp. 33-51, Novembre 1996. 

[23] J. Maas, D. Pratt, « A study of the repeatability of electrostatic discharge simulators,» 

IEEE International. Symposium on EMC, 1990, pp.265-269 

[24] K. Hall, « Tests with different IEC 801.2 simulators have different results, » EOS/ESD 

Symposium, Las Vegas, NV, Septembre 1994. 

[25] I. Chahine, D. Pommerenke, M. Kadi, P. Ravva, A. Louis, and B. Mazari, « Immunity 

Investigation on a Prototype Field Programmable Gate Array,» EMC Europe 2006, 

Barcelona, Spain, September 2006, pp 1-2. 

I. chahine 110


[26] K. Wang, D. Pommerenke, J. Zhang, R. Chundru, « The PCB level ESD immunity 

study by using 3 Dimension ESD Scan system,» IEEE International Symposium on 

Electromagnetic Compatibility, 2004 

[27] B. Wong, A. Mittal, Y. Sao, G. Starr, Nano-CMOS circuit and physical design, Jhon 

Wiley & Sons Inc. ISBN 0-471-46610-7, 2005. 

[28] LVDS tutorial : http://www.iec.org/online/tutorials/low_voltage/ 

I. chahine 111

Chapitre 3 : Modélisation de la susceptibilité conduite des circuits intégrés 

Chapitre 3 

Modélisation de la susceptibilité conduite 

des circuits intégrés aux perturbations 

électromagnétiques. 

I. chahine 112



La modélisation de la susceptibilité conduite des circuits intégrés est un processus en 

cours de développement. A l’heure actuelle, il n’existe aucun modèle normalisé qui permet 

de reproduire par simulation la susceptibilité d’un circuit intégré vis-à-vis d’une 

perturbation électromagnétique. Pour l’émission, ce modèle est en cours de normalisation et 

s’intitule ICEM (integrated circuit emission model). 

Par rapport à l’émission, les difficultés rencontrées pour la modélisation de la susceptibilité 

sont nombreuses : 

1. La diversité des sources de perturbations. 

Pour développer un modèle de susceptibilité, les premières choses qu’il faut identifier, 

c’est la nature et le type de la perturbation. Afin de pallier ce problème, une méthode 

consiste à séparer les sources de perturbations en deux parties: continue et transitoire. 

D’un point de vue modélisation, le domaine fréquentiel est plus adéquat pour les sources 

de perturbations continues, tandis que le domaine temporel est plus approprié aux 

perturbations transitoires. 

2. La compréhension du principe de fonctionnement du circuit à modéliser. 

Le fonctionnement d’un circuit intégré peut changer considérablement d’un circuit à 

l’autre ce qui peut se révéler être un handicap dans toute approche de modélisation 

fonctionnelle. 

3. Le choix des critères de décision qui est lié étroitement au principe de 

fonctionnement du circuit. 

La plupart des critères de susceptibilité utilisés reposent sur la génération d’une faute 

logicielle ou physique au niveau du circuit intégré. Parmi la multitude de critères de 

susceptibilité, nous remarquons aujourd’hui une tendance vers l’adoption d’un critère 

unique par les utilisateurs de la méthode DPI. Ce critère consiste à respecter les tolérances 

temporelles et en tension du circuit sous test en relation étroite avec les marges de bruit du 

circuit. 

4. La prise en compte de plusieurs paramètres dans la construction du modèle ; 

L’amplitude et la fréquence de la perturbation, l’impédance de la charge en sortie, la 

tension d’alimentation, la fréquence du signal nominal pour le domaine fréquentiel, le 

temps de montée et de descente et la largeur de l’impulsion pour le domaine temporel. 

I. chahine 113


Aujourd’hui, la modélisation est devenue une étape incontournable afin de disposer d’une 

évaluation partielle ou complète de la susceptibilité du circuit intégré sans avoir recours à 

chaque fois à une campagne de mesure. Cette modélisation présente de nombreux 

avantages: 

Pour un fondeur, l’intérêt est de fournir à l’utilisateur en plus du circuit 

intégré, un modèle qui traduit son immunité. 

Pour un utilisateur, ce modèle sera défini comme une boite noire à plusieurs 

accès (entrée, sortie, etc.) utilisable dans un environnement de simulation 

donné. 

Ces deux intérêts peuvent converger vers une approche ascendante dite « Bottom-up » 

comme le montre la Figure 94. Nous partons de circuits intégrés représentés par une 

bibliothèque avec leur modèle d’immunité en passant par la carte électronique où des 

simulations CEM sont alors envisagées à l’étape de conception et en arrivant enfin à l’échelle 

système où des simulations globales peuvent être envisagées. 

Figure 94 : Approche ascendante bottom-up 

L’objectif essentiel de ce travail de thèse et de ce chapitre plus particulièrement est de 

présenter une méthodologie qui permet de mettre en place les prémices d’un modèle de 

susceptibilité. Il sera divisé comme suit : 

La première partie dresse un état de l’art sur les modèles représentatifs de l’immunité des 

composants en mettant l’accent sur leurs points forts et leurs limitations. La deuxième partie 

détaille les différentes approches que nous avons appliquées en vue d’aboutir à la création 

d’un modèle de susceptibilité. La troisième partie présente la méthodologie adoptée pour 

l’extraction d’un modèle de susceptibilité basé sur une approche neuronale. Enfin, la 

dernière partie sera consacrée aux futures améliorations à apporter au modèle. 

I. chahine 114


2. Etat de l’art sur la modélisation de la susceptibilité conduite des 

composants 

Des techniques intéressantes ont été développées pour modéliser la susceptibilité des 

circuits intégrés, et des travaux récents vont dans le sens de la mise au point d’un modèle 

standard. 

La première approche est inspirée globalement du modèle ICEM présenté ci-dessous qui est 

initialement prévu pour la simulation de l’émission conduite d’un circuit intégré. 

Figure 95 : modèle générique d’émission parasite 

Cette approche a été menée par l’INSA - Toulouse dans le cadre des travaux de thèse de 

Stéphane Baffreau sur la susceptibilité des microcontrôleurs aux agressions 

électromagnétiques [1]. Elle consiste à remplacer la source de courant définie dans le modèle 

ICEM par une charge résistive dont la valeur varie en fonction de l’intensité de la 

perturbation. Le modèle proposé est un modèle d’alimentation puisque l’agression de la 

perturbation se fait sur la broche Vdd. Ce modèle est capable de simuler d’une manière 

relativement correcte le comportement du circuit sous l’agression d’une onde continue (CW) 

dont l’amplitude augmente en fonction du temps. 

Figure 96 : modèle de susceptibilité de la broche d’alimentation (S. Baffreau) 

I. chahine 115


Le modèle tel qu’il est défini est assez simple. Les valeurs des capacités, des selfs et de la 

résistance du modèle du cœur sont choisies d’une façon approximative. D’autre part, le 

modèle écarte la présence de l’activité interne du composant ; il est donc équivalent à un 

élément passif. 

Par ailleurs, la simulation du modèle nécessite bien évidemment la définition d’un critère. Le 

critère qui a été choisi est celui du « stress de l’alimentation » c’est-à-dire, que pour toute 

fluctuation de la tension d’alimentation, en valeur absolue, qui dépasse les 20% de Vdd, le 

composant est considéré comme défaillant. Le modèle est simulé en mode transitoire sous le 

simulateur PSpice. Les résultats ci-dessous montrent une comparaison entre la simulation et 

la mesure. 

Figure 97 : comparaison mesure/simulation (S. Baffreau) 

Les résultats présentés sont assez encourageants pour une première approche de 

modélisation. Cependant, le critère qui a été choisi en mesure n’est pas le même utilisé en 

simulation, ce qui pourrait mettre en cause les résultats obtenus. En effet, le critère de mesure 

est défini sur une sortie opérationnelle du circuit sous test. Il consiste à dire que dès que le 

niveau de perturbation en sortie dépasse le gabarit de 20% fixé, le composant est considéré 

comme défaillant. Dans le cas de simulation, ce critère est défini sur le Vdd représenté sur le 

synoptique du modèle. 

Pour résumer cette approche, nous nous arrêtons sur certains points essentiels : 

1. Il n’y a pas de sortie fonctionnelle dans le modèle. 

I. chahine 116


2. La capacité de couplage utilisée n’est pas parfaite. Elle présente un aspect capacitif 

jusqu’à 230 MHz alors que les mesures sont faites jusqu’à 1 GHz. D’un autre côté, la 

capacité utilisée présente une impédance supérieure à 10 Ω en BF (1 à 10 MHz) 

3. Le modèle néglige complètement l’effet de la source de courant. Or lors d’une 

perturbation du composant, ce dernier présente toujours une activité interne qui doit 

être prise en compte lors de la phase de modélisation en susceptibilité. 

4. Le modèle est relativement simple à extraire. 

De même, d’autres travaux ont été menés dans la même optique, en utilisant des modèles 

d’impédances simplifiées pour simuler le comportement d’un microcontrôleur agressé sur 

son alimentation. Les résultats de ces travaux sont similaires à ceux de S. Baffreau [2]. 

La deuxième approche de modélisation innovante dans son genre a été proposée par CCR - 

EADS et l’INSA Toulouse sur l’élaboration d’un modèle de susceptibilité d’un inverseur 

dans le cadre des travaux de thèse d’Enriqué Lamoureux [3-4]. L’idée consiste à créer un 

modèle de susceptibilité à partir du modèle IBIS (Input/Output Buffer Information 

Specification) et du modèle physique du composant. Cette méthodologie est appliquée sur 

un inverseur logique comme le montre la Figure 98. 

L’effet du package représenté par le modèle IBIS associé au modèle physique du cœur donne 

le modèle global représenté sur la Figure 98. Le modèle du cœur est un CMOS défini par les 

données technologiques des transistors NMOS et PMOS qui sont la largeur de grille (W) et la 

longueur du canal (L). 

Figure 98 : modèle d’immunité d’un inverseur basé sur les données IBIS et technologiques 

(E. Lamoureux) 

I. chahine 117


Ce modèle est intégré dans un modèle plus global qui prend en considération en plus du 

modèle de l’inverseur, celui du banc d’agression, de l’oscilloscope afin de rapprocher au 

mieux la simulation des résultats de mesures. 

Le schéma ci-dessous correspond à l’assemblage des différents modèles évoqués 

précédemment. 

Figure 99 : modèle global de l’inverseur et de son environnement (E. Lamoureux) 

La figure suivante confronte des résultats de simulation et de mesure, avec comme 

paramètre la puissance incidente à l’entrée du composant sous test. La puissance retenue est 

celle provoquant une variation de la sortie à +/-25% de Vdd. 

Figure 100 : comparaison mesure et simulation de la susceptibilité d’un inverseur (E. Lamoureux) 

Nous remarquons une bonne corrélation entre les deux courbes avec un écart max de 3 dB 

entre simulation et mesure. Les données technologiques des circuits intégrés sont, dans la 

plupart du temps, maintenues confidentielles par les constructeurs ce qui représente un 

obstacle à l’extension de cette approche. Avec des circuits constitués de plusieurs millions de 

portes, nous pensons qu’il est impossible de reproduire leurs fonctionnalités par simple 

I. chahine 118


association de portes. L’extension de ce modèle pourra être facilement réalisée en possédant 

la netlist du cœur du circuit fourni par le fondeur. D’un autre côté en ayant accès à la netlist 

et au modèle IBIS, a-t-on réellement besoin de faire un modèle d’immunité qui à priori existe 

déjà ? 

D’un autre côté, Le modèle du circuit est basé sur une modélisation approximative de 

l’impédance d’entrée. La mesure de l’impédance est faite en régime faibles signaux qui ne 

tient pas compte des effets non linéaire dus aux diodes de protections et des circuits actifs. 

Une corrélation d’impédance n’a pas été testée en forts signaux et différents points de 

polarisation. 

La troisième approche a été proposée récemment par l’ESEO - Angers et consiste en 

l’utilisation du modèle comportemental VHDL/AMS, qui est défini à la base pour la 

prédiction de la forme et du niveau du courant interne d’un circuit complexe. Ainsi, il est 

possible de calculer le niveau d’émission du circuit pour prédire sa susceptibilité en fonction 

de la perturbation appliquée à l’une des broches du circuit. L’avantage de cette approche est 

qu’elle prend en compte en plus du modèle du circuit son environnement de mesure (PCB, 

alimentation, coupleur, etc.) [5]. 

La quatrième et dernière approche est celle proposée par Politechnico de Turin connu 

également sous le nom de MPILOG (Macromodeling via Parametric Identification of Logic 

Gates). Elle vise à établir un modèle mathématique qui permet de prédire l’immunité d’un 

circuit intégré soumis à une perturbation continue de type CW. Les premiers résultats 

obtenus avec cette méthode sont très prometteurs et iont ouvert la porte vers une extension 

du modèle à d’autres types de perturbations [6]. 

Enfin, d’autres approches à vocation plus industrielle ont été développées. Ces dernières 

répondent à des besoins et à des cahiers des charges bien spécifiques et sortent du cadre 

d’une approche de modélisation générique de la susceptibilité des composants. Elles 

s’inspirent principalement de l’approche ICEM évoquée précédemment [7-9]. 

Pour conclure sur cet état de l’art, nous constatons que la réalisation d'un modèle de 

susceptibilité conduite des circuits intégrés demeure toujours à l’étape embryonnaire. Les 

efforts des chercheurs dans ce domaine sont focalisés principalement sur cet aspect afin de 

rattraper le retard qu’a accumulé l’immunité par rapport à l’émission. 

I. chahine 119


3. Modélisation électrique de la susceptibilité conduite d’un circuit 

intégré CMOS 

La modélisation électrique est un outil de plus en plus employé pour simuler le 

comportement en immunité ou bien en émission des circuits intégrés [10]. Elle remplace 

souvent les campagnes de mesures qui exigent une mise en place lourde et coûteuse en 

terme de travail. 

La modélisation électrique des problématiques CEM, et plus particulièrement de la 

susceptibilité, n’est pas une procédure simple à mettre en œuvre. Généralement, la 

construction du modèle dépend de quelques données confidentielles et difficiles d’accès, ce 

qui complexifie la démarche de modélisation et la rend moins performante et moins efficace. 

Par ailleurs, nous distinguons deux approches de modélisation électrique : la modélisation 

comportementale et fonctionnelle. 

Dans la première approche, il s’agit de décrire le comportement en immunité d’un circuit 

intégré. Dans cette configuration, l’activité interne du circuit (cœur du circuit) est remplacée 

par une charge équivalente. Tandis que l’approche fonctionnelle consiste à fournir un 

modèle apte à décrire le fonctionnement du circuit dans son utilisation nominale. Cette 

dernière nécessite l’accès aux données technologiques du cœur du circuit intégré. 

Il existe sur le marché aujourd’hui des modèles comportementaux qui nous renseignent sur 

les éléments constituant les entrées/sorties des circuits intégrés. Ils sont connus sous le nom 

IBIS. 

3.1. Le modèle IBIS 

Le modèle IBIS a été créé par Intel et rendu public en 1993. Actuellement, il est fourni 

avec la plupart des circuits intégrés sous forme de fichier de données de type texte 

rassemblant les informations techniques sur les entrées/sorties du circuit [11]. Il s’agit entre 

autres d’un modèle comportemental afin de préserver la confidentialité technologique du 

fabricant. 

Les éléments principaux qui constituent le modèle IBIS en entrée/sortie sont les suivants : 

Les éléments passifs de l’ensemble {bonding + boîtier} : R_pkg, L_pkg et C_pkg 

La capacité d’entrée/sortie du composant : C_comp 

Les diodes de protections : Gnd_Clamp et Pwr_Clamp. 

Pour les sorties, les transistors de Pull up et Pull down 

I. chahine 120


Figure 101 : modèle d’IBIS en entrée/sortie 

Les caractéristiques des diodes de protection contre les décharges électrostatiques sont 

données dans un tableau qui liste la correspondance entre la tension d’entrée et le courant 


Figure 102 : extrait d’un fichier IBIS d’un simple inverseur SN74AHC1GU04 

Notons que ces données fournissent la caractéristique statique des diodes de protections, 

alors que les paramètres dynamiques tels que la bande passante ou la capacité dynamique ne 

sont pas mentionnés. Ces données sont primordiales pour l’étude de la susceptibilité des 

circuits intégrés. Malheureusement, elles sont généralement tenues confidentielles par les 

fabricants des circuits intégrés. 

I. chahine 121


3.2. Exploitation des données IBIS 

Les données IBIS telles qu’elles sont fournies par le constructeur ne sont pas directement 

exploitables sous Pspice [12]. Cependant, il existe des logiciels payants et d’autres gratuits, 

proposés par les vendeurs de circuits intégrés ou bien par des développeurs, qui permettent 

de faire la conversion du fichier IBIS vers Pspice [13]. Cette conversion est très souvent 

partielle et ne garantit pas l’efficacité du modèle d’entrée/sortie proposé par le constructeur. 

Afin de limiter la complexité des simulations et le temps de calcul, nous nous sommes 

contentés d’une modélisation simplifiée mais assez représentative du comportement du 

circuit. 

Les données les plus contraignantes à exploiter sont celles des diodes de protections [14]. En 

revanche, il est toutefois possible de les modéliser convenablement dans un logiciel de 

simulation électrique tel que Pspice ou ADS. 

Sous Pspice [15], nous avons développé séparément un modèle simplifié de chacune des 

diodes de protection à partir des données IBIS. Ce modèle correspond à une boite noire à 

deux accès : anode et cathode, comme le montre la Figure 103. 

Figure 103 : modèle de la diode de protection Pwr_clamp sous PSPICE 

La simulation est réalisée en deux régimes : statique et dynamique. Nous présentons dans la 

Figure 104, la réponse de la diode Pwr_clamp à un signal sinusoïdal d’amplitude 5 V. 

D’après la courbe simulée, nous remarquons que la diode entre en conduction quand une 

tension positive est appliquée à ses bornes et inversement elle bloque le passage de toute 

tension négative. Il s’agit en l’occurrence d’un simple phénomène de redressement mono 

alternance assuré par la diode Pwr_clamp. 

I. chahine 122


Figure 104 : réponse temporelle de la diode de protection Pwr_clamp sous PSpice 

Sous ADS [16], la modélisation est faite d’une façon différente. Au lieu d’exploiter 

directement les données IBIS, nous avons procédé à une approximation polynomiale d’ordre 

10 pour représenter la caractéristique I(V) de la diode. Le polynôme trouvé est encapsulé 

dans une boite noire à deux accès. 

Comme dans l’approche précédente, nous avons effectué deux types de simulation : statique 

et dynamique. 

Figure 105 : simulation en régime statique de la diode Gnd_clamp. 

Nous remarquons une bonne corrélation entre les résultats de simulation par approximation 

polynomiale et ceux du modèle IBIS. 

La Figure 106 montre une modélisation globale de l’ensemble de l’étage d’entrée réalisée 

sous Pspice. Nous retrouvons les principaux éléments du package, les capacités 

d’entrée/sortie et bien évidemment les modèles des diodes de protection. 

I. chahine 123


Figure 106 : modélisation de l’étage d’entrée 

La Figure 107 illustre les résultats de simulation en régime dynamique de l’étage d’entrée du 

modèle IBIS. 

Les diodes clamp entrent en conduction au moment où une perturbation apparaît à leurs 

entrées. Par exemple, la diode Pwr_clamp entre en conduction quand la perturbation 

dépasse la valeur seuil de 5 V pour diriger la perturbation vers l’alimentation. Quant à la 

diode Gnd_clamp, elle entre en conduction pour diriger vers la masse la perturbation 

négative qui se présente à son entrée. 

Figure 107 : simulation en régime dynamique du bloc d’entrée 

L’étape de modélisation précédente a permis de déduire un modèle d’entrée. Le modèle de 

sortie est déduit de la même manière. Cela ouvre la voie par conséquent à un modèle 

complet qui sera détaillé par la suite. 

I. chahine 124


3.3. Modélisation de la susceptibilité conduite d’un simple inverseur 

CMOS 

A partir des résultats précédents, l’objectif suivant est de construire un modèle électrique 

global qui puisse représenter la susceptibilité conduite du circuit intégré vis-à-vis d’une 

perturbation électromagnétique de type continu ou modulé. Ainsi plusieurs hypothèses sont 

envisageables : 

Intercaler entre les deux blocs d’entrée/sortie une simple charge, en l’occurrence une 

résistance variable, 

Appliquer une charge variable en fonction de la fréquence, un circuit L, C par 

exemple, 

Insérer les données technologiques du composant à modéliser telles que la largeur et 

l’épaisseur du substrat issues de son modèle Pspice ou bien fournies directement par 

le constructeur du circuit. L’inconvénient principal de cette méthode réside dans la 

disponibilité et l’accessibilité de ces données. 

Les différentes hypothèses évoquées précédemment peuvent être regroupées sous le schéma 

suivant : 

Figure 108 : schéma bloc des possibles approches de modélisation électrique 

3.1.1. Calcul de la charge équivalente 

La charge est déterminée à partir de mesure des paramètres S du circuit sous test (Cf. 

Figure 52). Cette carte possède des pistes adaptées 50 Ω qui nous permettent de relier les 

principales broches du circuit à tester aux ports de l’analyseur de réseau afin de réduire les 

éventuelles réflexions. 

I. chahine 125


La Figure 109 présente le modèle électrique équivalent de l’entrée et sortie du circuit sous 

test issu des mesures des paramètres S11, S22 et S21. Le circuit possède l’avantage d’avoir 

uniquement 4 broches, ce qui évite tout effet de couplage ou d’autres effets non désirables. 

La conception des blocs d’entrée et sortie est inspirée des modèles IBIS en entrée et sortie 

compatibles haute fréquence. Mais sans introduire, bien évidemment, l’effet des diodes de 

protections puisqu’il s’agit de mesure en régime faibles signaux (P incidente = 0 dBm). 

Figure 109 : simulation du modèle global sous ADS 

La courbe de la Figure 110 représente les résultats de simulation et de mesure de 

l’impédance d’entrée du circuit sous test. Une parfaite corrélation entre les deux courbes est 

obtenue jusqu’à 1 GHz. Nous remarquons un effet capacitif jusqu’à 350 MHz. Cet effet peut 

être modélisé par une capacité de valeur 13 pF approximativement. 

Figure 110 : comparaison mesure/simulation de l’impédance d’entrée du circuit sous test 

I. chahine 126


Pour conclure sur cette approche, nous pouvons relever les points suivants : 

Le modèle électrique trouvé n’est pas unique. il existe plusieurs solutions 

électriques ou une corrélation parfaite entre les mesures et simulations peut- 

être obtenue. 

C’est un modèle faibles signaux : ce modèle ne tient pas compte des aspects 

non linéaires. 

Le critère de susceptibilité ne peut pas être appliqué en simulation. Il est donc 

difficile d’exploiter ce modèle dans sa version actuelle. Toutefois, il est 

possible d’améliorer ce modèle en lui intégrant les données du cœur qui nous 

renseignent entre autres sur l’aspect non linéaire du circuit. 

Comme nous disposons du modèle Hspice de l’inverseur CMOS, nous avons cherché à 

exploiter les informations technologiques contenues dans ce modèle afin de construire le 

modèle complet. Cependant, l’extraction des données technologiques de Hspice n’est pas 

évidente. Nous avons rencontré un réel problème au niveau du format des données ainsi que 

des problèmes d’incompatibilité de fichiers. 

Le manque d’information concernant le cœur du circuit nous a contraints à envisager une 

autre approche. Afin de contourner les problèmes de confidentialité, nous avons développé 

une méthodologie de modélisation de la susceptibilité conduite des circuits intégrés basée 

sur une approche mathématique qui préserve entièrement la confidentialité des données 

technologiques du constructeur. 

I. chahine 127


4. Modélisation mathématique de la susceptibilité conduite 

Jadis, la plupart des modèles proposés en électromagnétisme ont été basés sur les 

équations de Maxwell. Ces dernières ont constitué une base commune pour les modèles 

théoriques destinés à modéliser les phénomènes électriques. Par la suite, diverses approches 

de modélisation ont été extraites directement à partir des équations de Maxwell pour 

modéliser des phénomènes linéaires, alors que d’autres sont couplées à des résultats de 

mesures afin de modéliser des phénomènes non linéaires [17]. 

Aujourd’hui, le traditionnel concept de modélisation en électromagnétisme est remplacé par 

des techniques plus sophistiquées telles que : les méthodes alternatives de logique flou ou bien 

les processus de décision en utilisant l’intelligence artificielle associée aux réseaux de neurones 

[18-19]. 

De telles techniques de modélisation, notamment les réseaux de neurones, ou la méthode est 

basée sur des algorithmes d’apprentissage employant des données réelles comme le montre 

l’algorithme de la Figure 111, peuvent produire des résultats remarquables et également 

représenter le système à modéliser comme étant une boite noire à une ou plusieurs 

entrée/sortie. 

Figure 111 : principe général de modélisation par approche neuronale 

Les modèles mathématiques sont généralement représentés sous forme d’une fonction 

analytique qui dépend de plusieurs paramètres. Dans notre cas et étant donné que la 

susceptibilité conduite d’un circuit intégré dépend fortement de la fréquence et de la 

puissance du signal perturbateur, on en déduit par voie de conséquence que la susceptibilité 

I. chahine 128


d’un circuit intégré est un phénomène dynamique non linéaire comme le montre la Figure 

112. 

Figure 112 : Exemple de la susceptibilité d’un circuit intégré 

A partir des campagnes de mesures que nous avons menées sur certains circuits intégrés et 

plus particulièrement sur l’inverseur logique CMOS, nous avons remarqué que la réponse de 

ce dernier au signal perturbateur injecté sur son alimentation ou bien sur son entrée est non 

linéaire. Ce comportement non linéaire du circuit peut être traduit sous la forme d’une 

équation mathématique de la forme : 

Y(t) = F(X(t)) 

Où dans notre cas X(t) représente le niveau de puissance perturbatrice injectée dans le 

composant et Y(t) est la tension de sortie après perturbation de l’entrée. 

La dépendance temporelle du vecteur d’entrée X nous permet de retrouver l’information sur 

la fréquence et sur l’amplitude du signal perturbateur. 

A partir des observations précédentes, nous avons pu mettre en place une procédure de 

modélisation pour représenter mathématiquement la susceptibilité d’un inverseur. Cette 

étude est faite dans un premier temps sur la broche d’alimentation ainsi que sur l’entrée de 

l’inverseur. Toutefois, elle peut être généralisée aux autres broches du circuit intégré 

(entrée/sortie, masse, horloge, etc.). 

La procédure de modélisation se déroule en 4 étapes : 

A. Expérimentations par application de la méthode DPI ; 

B. Traitement et classification des données ; 

C. Approximation par approche neuronale et extraction de la fonction mathématique; 

D. Implémentation du modèle neuronal sous un logiciel de simulation type ADS. 

I. chahine 129


4.1. Expérimentations 

Le banc de test de la méthode DPI présenté au chapitre 2 est utilisé. Cependant, le 

processus de test est légèrement modifié. Jusqu’à présent nous relevions le niveau de 

puissance à partir duquel nous considérions que le composant était défaillant selon un critère 

que nous imposions à la sortie du circuit intégré. Etant donné que la notion de critère de 

susceptibilité est un concept relatif, dans notre approche mathématique, il est nécessaire de 

relever tous les niveaux de perturbation en entrée et en sortie autour du niveau bas et haut 

comme le montre l’algorithme de la Figure 113. 

Figure 113 : algorithme DPI relatif à l’approche mathématique 

Le niveau critique de puissance correspond en effet à un niveau de perturbation important 

en sortie qu’on juge suffisant et qui risque d’endommager le circuit, par exemple un niveau 

de puissance supérieur à 30 dBm. Ce niveau ne peut pas être prédéfini, une campagne de 

mesures préliminaires s’avère toujours indispensable afin de mieux cerner les limites de 

défaillance du circuit. 

I. chahine 130


4.1.1.1. Injection sur l’alimentation (Vdd) 

Dans le cas d’une injection sur l’alimentation, le signal perturbateur est superposé à la 

composante continue Vdd. La perturbation apparaît sur le niveau haut et bas du signal de 

sortie comme l’illustre la Figure 114. Sa fréquence est la même que celle du signal 

perturbateur, mais son amplitude est certainement différente. 

Figure 114 : répartition de la perturbation sur le signal de sortie dans le cas d’injection sur Vdd 

La forme d’onde du signal perturbateur en sortie est identique à celle du signal d’entrée. 

Aucun redressement du signal n’est identifié, ceci s’explique par l’absence des diodes de 

protections. Par ailleurs, le fichier IBIS du dispositif sous test ne dévoile aucune information 

sur la présence de telles diodes sur la broche d’alimentation. Ces dernières sont uniquement 

présentes sur les broches d’entrée/sortie. 

L’amplitude de la perturbation en sortie du dispositif sous test varie en fonction de la 

fréquence pour une même puissance injectée. Nous avons remarqué pour ce cas d’étude que 

le niveau de la perturbation est plus important autour du niveau haut qu’autour du niveau 

bas pour les fréquences inférieures à 500 MHz et inversement pour les fréquences 

supérieures à 500 MHz. Bien évidemment ce constat n’est pas généralisable pour tous les 

circuits. A l’heure actuelle, nous n’avons aucune explication scientifique concluante de ce 

phénomène. Toutefois, nous pouvons évoquer deux hypothèses possibles : 

l’architecture interne du circuit intégré fait en sorte que la perturbation lors de sa 

propagation à l’intérieur du circuit est acheminée dans un sens (vers la sortie) ou 

dans un autre (la masse, l’entrée ou bien le Vdd). Notons que l’architecture du circuit 

est inconnue ; 

un éventuel retour à la masse de la perturbation aux fréquences supérieures dû 

notamment à l’environnement de mesure. 

I. chahine 131


Nous assumons que ce comportement fait partie de la susceptibilité du circuit, sa maîtrise ou 

non n’affecte pas la démarche de modélisation. 

4.1.1.2. Injection sur l’entrée 

Moyennant de légères modifications, le principe d’injection sur l’entrée s’effectue 

pratiquement de la même manière que sur l’alimentation. Le signal en entrée est couplé à la 

perturbation RF alors que l’alimentation est directement reliée à la broche Vdd du circuit 


La perturbation se superpose en sortie aux niveaux haut et bas. Elle apparaît écrêtée sur les 

deux niveaux du signal logique. Ce phénomène s’explique par l’intervention des diodes de 

protections qui entrent en conduction pour limiter tout dépassement du signal perturbateur. 

Figure 115 : répartition de la perturbation sur le signal de sortie dans le cas d’injection sur E 

Remarque : les formes d’ondes en sortie peuvent prendre pour certaines fréquences des 

allures différentes de celles représentées sur la Figure 115. En d’autre terme, l’écrêtage 

engendré par les diodes de protections n’est pas parfait. Donc, pour simplifier l’étape de 

modélisation qui suit, nous pouvons assumer que la forme d’onde correspond bien à celle 

d’un écrêtage parfait. Puisque dans le tracé de la courbe de susceptibilité, nous nous 

intéressons à l’amplitude de la perturbation qui dépasse et non pas à sa forme d’onde. 

À partir des observations précédentes, il est possible de quantifier la forme d’onde en sortie 

pour toute injection de type continu sur une ou plusieurs broches d’un circuit sous test et 

d’élaborer ainsi un modèle de susceptibilité équivalent. 

I. chahine 132


4.2. Traitement des données 

La deuxième étape correspond à la création des vecteurs échantillons d’entrée et sortie. 

Ces vecteurs échantillons représentent la discrétisation temporelle d’une période des 

perturbations relevées en entrée et en sortie. 

Si la perturbation en entrée du circuit sous test (broche d’alimentation ou bien broche 

d’entrée) est un signal RF sinusoïdal, en sortie nous obtenons une perturbation RF avec ou 

sans écrêtage comme cela a été présenté précédemment. Dans ce cas, nous représentons une 

période de l’onde perturbatrice et son effet en sortie par un vecteur de 9 points. Ce dernier 

est le résultat de la discrétisation de la période considérée comme illustré sur la Figure 116. 

Figure 116 : échantillonnage sur 9 points d’un signal continu 

La perturbation sur l’entrée varie en fonction de l’amplitude et de la fréquence (principe 

d’injection par DPI) comme le montre la Figure 117 . L’amplitude ou bien le niveau de 

perturbation injectée correspond à la puissance transmise au dispositif sous test qui 

correspond à la puissance incidente sur la broche sous test. 

Figure 117 : représentation de la perturbation en entrée du dispositif sous test 

I. chahine 133


A partir des données relevées, nous pouvons créer 4 vecteurs : 

X(t), ðX(t)/ðt, Y1(t) et Y2(t). 

X(t) et ðX(t)/ðt représentent respectivement l’amplitude d’entrée de la 

perturbation transmise au composant et sa dérivée première. 

Y1(t) et Y2(t) représentent l’amplitude de la tension de sortie autour des niveaux 

logiques haut et bas. 

La quantité d’éléments dans chaque vecteur dépend des paramètres suivants : le pas 

d’échantillonnage choisi, le nombre de puissances relevées et le nombre de fréquences 

considérées. Pour déterminer la taille d’un vecteur, il suffit d’effectuer le produit de ces trois 

paramètres. 

Remarque : Les vecteurs dérivés nous renseignent sur l’information fréquentielle contenue 

dans le signal perturbateur. 

4.2.1. Constitution des vecteurs d’entrée et de sortie 

Les vecteurs d’entrée et sortie sont regroupés sous forme de fichier texte. Les données 

sont calculées et classées de la manière suivante dans un fichier excel. 

Figure 118 : classement des données 

I. chahine 134


La puissance incidente exprimée en dBm est convertie en tension incidente exprimée en volt. 

Le vecteur associé est X(t). 

Ces vecteurs de données sont utilisés dans la suite pour l’apprentissage du réseau de 

neurones. 

4.3. Approximation par approche neuronale 

4.3.1. Principe de la modélisation comportementale 

L’élaboration et l’utilisation des modèles sont étroitement liées au niveau hiérarchique de 

description du composant ou du circuit intégré à modéliser. Par ailleurs, le choix du type de 

modèle dépend du degré de connaissance des phénomènes à décrire ainsi que des ressources 

informatiques nécessaires à une intégration efficace dans un environnement de simulation 

[20]. 

Les modèles peuvent être classés en trois catégories : le premier modèle, dit modèle 

composant ou « boite blanche » correspond au niveau de description le plus complet. Il 

permet entre autres de modéliser des phénomènes par des lois physiques connues sous 

forme d’équations analytiques. L’utilisation de ce type de modèle nécessite des moyens et 

des temps de calculs colossaux. 

Le deuxième type de modèle, dit modèle circuit ou « boite grise », fait appel à des équations 

mathématiques qui n’ont pas directement un sens physique ou un schéma équivalent pour 

décrire certains phénomènes. A l’instar du modèle précédent, ce modèle peut devenir 

gourmand en termes de calculs si nous cherchons à estimer les performances globales d’un 

système. 

Le troisième et dernier modèle est le modèle comportemental ou modèle « boite noire ». 

C’est celui qui va faire l’objet de la partie qui va suivre. L’objectif principal de ce modèle est 

de permettre la simulation d’un système intégrant plusieurs paramètres et ceci pour des 

temps de simulation modestes. Ces modèles sont capables de représenter n’importe quel 

système par la connaissance d’une fonction reliant ses excitations d’entrée et de sortie. Par 

conséquent, ce type de modèle est particulièrement bien adapté à la description du 

phénomène de susceptibilité de circuits intégrés vis-à-vis d’une perturbation 

électromagnétique de type CW. Il offre l’avantage d’être indépendant de la technologie et de 

la nature du dispositif à modéliser. 

La représentation symbolique d’un dispositif non linéaire est donnée par la figure ci- 

dessous : 

I. chahine 135


Figure 119 : synoptique d’un système non linéaire 

La formulation mathématique générale pour la description d’un tel phénomène est donnée 

par l’équation suivante : 

p 

q 

⎛ ∂ y( 

t) 

∂y( 

t) 

∂ y( 

t) 

∂x( 

t) 

⎞ 

⎜ ,..., , ( ), ,..., , x( 

t) 

⎟ 

NL y t 

= 0 (3.1) 

p 

⎝ ∂t 

∂t 

∂t 

∂t 

⎠ 

f1 q 

Les indices p et q sont ici pris, par notation, positifs pour les dérivées et négatifs pour les 

intégrales. C’est la forme générale d’une équation différentielle non linéaire. 

Cette formulation est dite formulation implicite. Si on considère une représentation des 

p 

∂ y( 

t) 

signaux en temps discret utilisée pour le traitement par calculateur, on a qui p 

∂t 

∂ qy( 

t) 

s’exprime en fonction de y( t), 

y( 

t − Δτ 

),..., y( 

t − pΔτ 

) et qui s’exprime en fonction de 

q 

∂t 

x( t), 

x( 

t − Δτ 

),..., x( 

t − qΔτ 

) on peut écrire : 

2 

( y( 

t − Δτ 

), y( 

t − 2Δτ 

),..., y( 

t − pΔτ 

), x( 

t), 

x( 

t − Δτ 

), x( 

t − 2Δτ 

),..., x( 

t − qΔτ 

) ) = 0 

f NL (3.2) 

C’est une écriture de la réponse d’un filtre à réponse impulsionnelle infinie soit : 

( y( 

t − Δτ 

), y( 

t − 2Δτ 

),..., y( 

t − pΔτ 

), x( 

t), 

x( 

t − Δτ 

), x( 

t − 2Δτ 

),..., x( 

t − Δ ) ) 

y( t) 

= f 3NL q τ (3.3) 

Une simplification est obtenue en considérant une hypothèse de mémoire finie, soit : 

q ⎛ ∂ y( 

t) 

∂x( 

t) 

⎞ 

( t) 

= f 4 ⎜ ,..., , x( 

t) 

⎟ 

NL = 0 (3.4) 

⎝ ∂t 

∂t 

⎠ 

y q 

Cette formulation est dite formulation explicite. La formulation en temps discret est : 

( x( 

t), 

x( 

t − Δτ 

), x( 

t − 2Δτ 

),..., x( 

t − Δ ) ) 

y( t) 

= f5 

NL q τ (3.5) 

L’équation ci-dessus est caractéristique d’un filtre non linéaire non récursif. 

En résumé, la problématique de modélisation du comportement d’un dispositif non linéaire 

consistera à déterminer de façon judicieuse la forme à donner aux fonctions décrites 

précédemment ainsi que la méthode et le choix des signaux nécessaires à son identification. 

Nous pouvons en tirer deux hypothèses : statique et dynamique selon lesquelles la sortie du 

dispositif non linéaire dépend ou pas de l’entrée. 

I. chahine 136


Hypothèse statique : c’est le cas où l’on considère que la sortie du dispositif à modéliser est 

indépendante de la vitesse de variation du signal d’entrée. Deux formulations sont possibles, 

une formulation implicite : 

et une formulation explicite : 

( y( 

t), 

x( 

t) 

) = 0 

f NL (3.6) 

y NL 

( x( 

) ) 

( t) 

= f t (3.7). 

Cette hypothèse sous-entend que si le signal d’entrée varie, comme dans le cas d’une 

modulation, la réponse est obtenue instantanément. Dans l’écriture en temps discret, les 

signaux sont représentés par des vecteurs à une dimension x(t) et y (t) 

, t est l’instant 

d’observation présent. Les méthodes d’identification de tels modèles sont assez simples et 

bien maîtrisées. Elles reposent sur l’utilisation de signaux CW non modulés dont on fait 

varier uniquement le niveau. La fréquence est prise typiquement au centre de la bande 

d’intérêt. 

Dans la pratique des systèmes similaires sont quasi-inexistants, il convient alors de définir 

une catégorie de modèles, dits à mémoire ou encore modèles dynamiques, capable d’intégrer 

la notion de vitesse de variation du signal d’excitation. 

Hypothèse dynamique : c’est le cas où l’on tient compte de l’état des signaux d’entrée et de 

sortie aux instants passés par l’équation (3.1) en toute généralité. Cette équation précise que 

la sortie et ses dérivées successives sont reliées non linéairement à l’entrée et à ses dérivées 

successives. Si on considère des signaux à temps discrets, on adopte l’expression (3.3) en 

formulation implicite ou (3.5) en formulation simplifiée que nous retiendrons par la suite et 

que nous rappelons ci-dessous : 

( x( 

t), 

x( 

t − Δτ 

), x( 

t − 2Δτ 

),..., x( 

t − Δ ) ) 

y( t) 

= f NL q τ (3.8) 

qΔτ représente alors la durée de mémoire du dispositif, f NL apparaît comme une fonction 

non linéaire multidimensionnelle de dimension q + 1 . 

Les approches envisagées qui diffèrent, soit par la forme mathématique adoptée pour la 

représentation de cette fonction multidimensionnelle, soit par les méthodes d’identification 

utilisées, donnent lieu à plusieurs structures de modèle à mémoire. 

Le principe de base des modèles non linéaires peut alors paraître relativement simple : il 

s’agit de déterminer une forme appropriée de la fonction f NL capable de représenter la 

fonction donnée en expression (3.5) sur un espace de définition souhaité. La méthode la plus 

utilisée pour cela est de considérer une superposition linéaire de fonctions de base : 

I. chahine 137


K 

= f NL ∑ 

i= 

1 

( ... ) = FNL 

( ... ) = i. 

i 

y( t) 

α Φ (3.9) 

Les K fonctions de bases i Φ sont alors constantes. Les coefficients α i varient de manière non 

linéaire sur l’ensemble de définition du vecteur d’entrée constitué des n variables d’entrées 

retenues. Ainsi conformément à l’équation (3.5), les variables sont les valeurs du signal 

d’entrée aux instants présents et précédents. On peut alors voir rapidement la difficulté liée à 

l’aspect multidimensionnel du problème pour les non linéarités à mémoire. 

Plusieurs méthodes sont développées pour la formulation de ces fonctions de base. Parmi les 

plus courantes nous retiendrons les modèles polynomiaux et les réseaux de neurones. En 

bref, l’approche polynomiale peut être obtenue en réalisant un développement en série de 

Taylor de la fonction FNL ou en d’autres termes un développement en série de puissance [20]. 

D’un autre côté, une approche neuronale peut en théorie « apprendre » et « généraliser » à 

partir des données, une relation multidimensionnelle du type : 

( x x , x x ) 

y = f ,..., (3.10) 

0 , 1 2 

Pour notre cas d’étude, nous avons opté pour cette approche de modélisation comme étant 

un moyen fiable et relativement simple à mettre en œuvre pour approximer une fonction 

non linéaire. 

Ce principe peut être appliqué à l’équation générale présentée dans la première partie de ce 

chapitre, à savoir : 

( x( 

t), 

x( 

t − Δτ 

), x( 

t − 2Δτ 

),..., x( 

t − Δ ) ) 

y( t) 

= f NL q τ (3.11) 

L’intérêt de ce type d’outils pour les problématiques de modélisation comportementale s’est 

accru lors de ces dernières années [21-22]. De nombreux types de réseaux de neurones ont 

été ainsi développés pour différentes applications. 

Avant de préciser le choix du réseau ainsi que la méthodologie qui a été mise en place, il 

nous semble judicieux de faire le point sur ces moyens de calcul innovants, précis et 

robustes. 

4.3.2. Introduction sur les réseaux de neurones 

Le concept de réseaux de neurones artificiels est inspiré bien évidemment des réseaux de 

neurones biologiques. Ces derniers, maillons essentiels du cerveau, sont bien plus lents que 

les portes logiques d’un circuit intégré ; cependant, leurs interférences sont bien plus rapides 

qu’un processeur de dernière génération [23]. 

I. chahine 138 

n


Les réseaux de neurones artificiels ont permis de résoudre plusieurs problèmes variés dans 

différents secteurs tels que l’aérospatiale, l’électronique, l’automobile, la défense, la finance, 

etc. 

Parmi les solutions apportées dans le domaine de l’électronique, nous retiendrons 

l’approximation des fonctions non linéaires. En effet, le problème de susceptibilité conduite 

d’un composant électronique peut être réduit à une fonction mathématique, non linéaire qui 

relie une ou plusieurs sortie(s) à une ou plusieurs entrée (s). 

Dans la plupart des réseaux de neurones, deux étapes sont essentielles : la première est la 

phase d’apprentissage où les poids des connexions sont modifiés selon une règle 

d’apprentissage. La deuxième est la phase d’exécution où les poids ne sont plus modifiés. 

En général, l’apprentissage des réseaux de neurones est effectué de sorte que pour une entrée 

particulière présentée au réseau corresponde une cible spécifique. L’ajustement des poids se 

fait par comparaison entre la réponse du réseau (ou sortie) et la cible, jusqu’à ce que la sortie 

corresponde au mieux à la cible comme l’explique la Figure 120 [24]. 

Figure 120 : principe général de fonctionnement d’un réseau de neurones 

Il existe trois modes d’apprentissage pour les réseaux de neurones : supervisé, non supervisé 

et hybride. 

Un apprentissage supervisé consiste à fournir au réseau la réponse attendue (la cible) pour 

une entrée donnée. Dans ce cas, les poids sont déterminés pour que le réseau fournisse une 

réponse aussi proche que possible de la réponse attendue. Inversement, un apprentissage 

non supervisé ne nécessite aucune information sur la sortie attendue. Mais en revanche, il 

doit explorer la structure sous-jacente ou bien la corrélation entre ses données pour trouver 

la sortie attendue. Enfin, l’apprentissage hybride qui combine les deux approches, à savoir 

qu’une partie des poids est déterminée par l’intermédiaire d’un apprentissage supervisé et 

que l’autre partie l’est à l’aide d’un apprentissage non supervisé. 

I. chahine 139


L’apprentissage permet aux réseaux de neurones de réaliser des tâches complexes dans 

différents types d’application (classification, identification, reconnaissance de caractères, de 

la voix, vision, système de contrôle…). Une fois l’apprentissage du réseau réalisé, le réseau 

est prêt à être exécuté afin de calculer la fonction demandée. 

Les réseaux de neurones sont groupés en deux grandes catégories selon leurs modes 

d’apprentissage, leurs topologies de connexions ainsi que d’autres paramètres typiques à 

certains types de réseaux. Le diagramme ci-dessous récapitule les différents types de réseaux 

de neurones. 

Figure 121 : les différents types de réseaux de neurones 

Notre choix de réseaux s’est orienté vers les perceptrons multicouches, ces derniers étant les 

réseaux les mieux adaptés et les plus appropriés à notre problématique de modélisation. 

4.3.2.1. Les perceptrons multicouches 

Ces réseaux sont apparus au milieu des années 80 et ils constituent une version optimisée 

du premier réseau classique, le perceptron. Ce dernier est formé d’une seule couche (un 

ensemble de connexions suivies de nœuds) et il possède une seule sortie à laquelle toutes les 

entrées sont connectées. Son handicap majeur réside dans le fait qu’il ne peut pas traiter des 

fonctions complexes telles que les fonctions non linéaires. Ce traitement nécessite des 

frontières plus complexes, et par conséquent la superposition de plusieurs couches comme le 

montre la figure ci-dessous. 

I. chahine 140


Figure 122 : schéma d’un perceptron multicouche 

La superposition de plusieurs couches de traitement permet de réaliser des associations non 

linéaires entre l’entrée et la sortie. C’est-à-dire il n’y a pas de connexions intracouches et les 

connexions intercouches se font uniquement dans le sens de propagation du signal. 

Les domaines d’application des perceptrons multicouches sont ceux de l’approximation de 

fonctions, la reconnaissance de formes, le traitement du signal ou bien le diagnostic, etc. 

La Figure 123 présente l’exemple d’un perceptron multicouches possédant 3 couches (une 

couche d’entrée, une couche cachée et une couche de sortie) et deux fonctions de 

transfert (une fonction sigmoïde et une fonction linéaire). Nous retrouvons sur chaque 

couche, un certain nombre de neurones (par exemple pour ce cas de figure : 4 sur la couche 

cachée et 3 sur la couche de sortie) qui varie bien évidemment en fonction de la complexité 

de la fonction à approximer. 

Cette architecture est souvent utilisée pour l’approximation des fonctions non linéaires [24]. 

Selon la complexité de la fonction à approximer, le nombre de couches ainsi que le nombre 

de neurones par couches augmentent considérablement, ce qui engendre par conséquent un 

temps de simulation plus long. 

Figure 123 : architecture classique d’un perceptron multicouches 

I. chahine 141


La relation générale reliant la sortie d’un neurone à l’entrée associée est la suivante: 

m 

j j 

j j−1 

j 

a i = f i ( x) 

= f ( ∑ Wk 

−ia 

k + bi 

) (3.12) 

k = 1 

j 

m est le nombre d’entrée, i est le nombre de neurone courant dans la couche j et W − est le 

facteur de poids reliant le neurone i,j au neurone k, j-1. 

Pour l’architecture du réseau présentée à la Figure 123, la fonction f est remplacée par tansig, 

une fonction mathématique qui représente la tangente sigmoïde d’un signal. 

m 

j j 

j j−1 

j 

a i = f i ( x) 

= tan sig( 

∑ IWk 

−ia 

k + bi 

) (3.13) 

La relation qui existe entre la couche cachée et la couche d’entrée est la suivante : 

2 

k= 

1 

2 2 

2 1 2 

2 1 2 1 2 

a4 f 4 ( x) 

= tan sig( 

IWk 

− ia 

k + b4 

) = tan sig( 

IW0 

a1 

+ IW1 

a2 

+ b4 

) (3.14) 

= ∑ 

k = 1 

Pour un choix judicieux du nombre de couches, de neurones par couches ainsi que les 

fonctions de transfert, il faut prendre en compte des paramètres supplémentaires comme le 

choix de l’algorithme d’apprentissage. Ce dernier doit répondre à une contrainte majeure : 

une bonne convergence dans un temps relativement réduit. Toutefois, ce compromis ne peut 

pas être atteint facilement parce que la convergence du réseau est liée à plusieurs facteurs : la 

complexité du problème, la taille des vecteurs d’apprentissage, les coefficients de 

pondération, l’erreur fixée, le type d’application s’il s’agit d’une reconnaissance de forme ou 

l’approximation d’une fonction non linéaire. 

Il existe un certain nombre d’algorithmes qui fonctionnent avec le perceptron multicouches, 

ci-dessous une liste exhaustive : 

Algorithme Acronyme 

Levenberg – Marquardt LM 

BFGS Quasi-Newton BFG 

Resilient Backpropagation RP 

Scaled Conjugate Gradient SCG 

Conjugate Gradient with Powell/Beale Restarts CGB 

Fletcher-Powell Conjugate Gradient CGF 

Polak-Ribiére Conjugate Gradient CGP 

One-Step Secant OSS 

Variable Learning Rate Backpropagation GDX 

Tableau 9 : les algorithmes d’apprentissage utilisés avec le perceptron multicouches 

I. chahine 142 

k 

i


Chacun de ces algorithmes présente des particularités pour la résolution d’un problème 

donné. Pour notre application, nous avons retenu le premier algorithme du tableau (LM) 

connu pour son efficacité et sa rapidité à converger. 

Le réseau est conçu et simulé en utilisant la toolbox « neural network backpropagation » du 

logiciel Matlab. Les vecteurs d’entrées (X(t), ðX(t)/ðt) ainsi que les vecteurs de sortie (Y1(t), 

Y2(t)) ont servi de base d’apprentissage pour le réseau. 

Il existe deux possibilités pour concevoir et simuler un réseau de neurones sous matlab, soit 

en utilisant directement l’interface graphique proposée par la toolbox, ou bien en 

développant son propre code. Le problème de l’interface réside dans la limitation des 

fonctionnalités proposées (un choix très réduit des fonctions de transferts, du nombre de 

couches, etc.). Cette dernière est destinée beaucoup plus à la conception de réseaux simples. 

Tandis qu’en développant son propre code, nous pouvons palier toutes ces restrictions et par 

conséquent nous disposons d’un large choix pour la conception d’architectures plus 

complexes et plus appropriées aux cas à traiter. 

La performance d’un réseau peut être mesurée par l’erreur due à la phase d’apprentissage. 

Toutefois, il est toujours recommandé d’exploiter la réponse du réseau plus en détail. Trois 

paramètres : m, b et r symbolisent cette performance [24-25]. Une corrélation idéale entre la 

sortie et le but correspond à : m=1, b=0 et r =1 comme nous le montre la Figure 124. 

4.3.3. Résultats 

Figure 124 : paramètres de convergence d’un réseau de neurones 

Dans ce paragraphe, nous allons valider l’approche de modélisation proposée dans le cas 

d’injection d’une perturbation RF sur l’alimentation (Vdd) ainsi que sur l’entrée (E) de 

I. chahine 143


l’inverseur. Pour cela, nous allons appliquer la méthode DPI, avec l’algorithme modifié, dans 

la bande 50 MHz – 1 GHz par pas de 50 MHz. Le pas choisi est largement suffisant pour 

avoir une représentation précise de la susceptibilité du circuit. 

4.3.3.1. Modèle d’alimentation (Vdd) 

A partir des précédentes observations, nous pouvons définir « théoriquement » deux 

fonctions analytiques : la première représentant le comportement non linéaire du circuit 

autour du niveau haut sur toute la bande de fréquences et la seconde le comportement du 

circuit autour du niveau bas. 

Dans certains cas, les fortes variations du niveau de la perturbation en sortie peuvent 

influencer considérablement sur la convergence du réseau de neurones, donc une solution 

particulière consiste à découper la bande de fréquences en deux bandes de fréquences. 

Dans le cas d’une injection sur l’alimentation, nous avons bien remarqué que la perturbation 

en sortie n’est pas équitablement répartie sur les niveaux haut et bas, à savoir que pour les 

fréquences inférieures à 500 MHz, le niveau de la perturbation est fort présent sur le niveau 

haut et inversement pour les fréquences supérieures à 500 MHz. 

Afin de mieux simplifier la convergence du réseau, nous avons modélisé la susceptibilité du 

circuit uniquement sur ces deux bandes de travail. Nous avons donc défini tout simplement 

deux fonctions mathématiques dont chacune représente la susceptibilité du circuit sur la 

bande de fréquences concernée. 

La complexité des fonctions analytiques dépend du nombre de couches, le nombre de 

neurones par couche et le choix des fonctions de transfert. Toutefois, leurs avantages majeurs 

résident dans le fait qu’elles sont capables de reproduire parfaitement le réseau et par 

conséquent de traduire l’immunité du circuit. 

Les deux courbes de la Figure 125 montrent une comparaison entre les résultats de mesure 

(courbe bleue) et de simulation par réseau de neurones (courbe rouge) pour les échantillons 

de la tension en sortie de l’inverseur autour du niveau logique haut (5 V). Ces niveaux de 

tensions sont obtenus pour une série de puissance incidente injectée sur la broche 

d’alimentation, dans la sous bande de fréquences [50 -500] MHz. 

I. chahine 144


Figure 125 : comparaison mesure et simulation autour du niveau logique haut sur la bande [50 - 

500] MHz 

Nous remarquons une bonne corrélation entre les résultats de la mesure et de la simulation 

(m=0,8 ; b=0,065 et r = 0,99) pour pratiquement toutes les fréquences à défaut de quelques 

points de fréquence où la convergence n’est pas totalement atteinte. Ceci va se traduire par la 

suite par un certain écart au niveau des courbes de susceptibilité. 

Par ailleurs, si nous faisons un zoom sur une fréquence, par exemple la fréquence de 

400MHz, nous trouvons une parfaite concordance entre la mesure et la simulation par réseau 


Figure 126 Zoom sur la fréquence de 400 MHz 

Remarque : Pour certaines valeurs de puissance, nous trouvons un léger dépassement du 

réseau qui reste bien entendu négligeable pour ce cas de figure, alors que dans d’autres cas 

de figures, il peut avoir des conséquences indésirables. 

I. chahine 145


Afin de couvrir toute la bande de fréquences, il faut modéliser également l’autre moitié de la 

bande [550 - 1000] MHz. Dans cette bande, la perturbation en sortie est du côté du niveau 

logique bas, donc nous représentons les deux courbes de la même manière que nous l’avons 

fait auparavant. La Figure 127 montre les résultats de mesure (en bleu) et de simulation par 

réseau (en rouge). Une bonne convergence est constatée pour toutes les fréquences (m=0,987; 

b=0,025 et r = 0,993). 

Figure 127 Comparaison mesure et simulation autour du niveau logique bas [550 – 1000] MHz 

Un zoom sur une des fréquences dans la bande [550 – 1000] MHz, par exemple à 650 MHz, 

montre une parfaite concordance entre mesure et simulation. 

Figure 128 : zoom sur la fréquence de 650 MHz 

A partir des résultats précédents, il est bien évidemment possible d’extraire la courbe de 

susceptibilité du composant pour n’importe quel critère choisi, ce qui représente un des gros 

avantages de cette approche de modélisation. Pour cela, il faut suivre les étapes suivantes : 

définir un critère au choix par exemple +/- 20%, +/-30% ou bien +/- 40% de la 

tension de sortie 

I. chahine 146


tracer les deux droites sur la courbe ci-dessus 

extraire le rang et la valeur de la puissance qui dépasse le niveau fixé pour chaque 

point de fréquence. 

Ci-après les deux courbes de susceptibilité obtenues avec deux critères différents : +/- 30% 

et +/- 40%. 

Figure 129 : courbe de susceptibilité en sortie pour un critère de +/-30% en sortie 

Figure 130 : courbe de susceptibilité en sortie pour un critère de +/-40% en sortie 

L’écart de 2 dB que nous constatons entre les courbes de mesure et de simulation est dû en 

effet au pas de puissance choisi lors de la constitution du fichier d’apprentissage. Nous 

avons choisi cet écart afin de minimiser la taille des vecteurs d’entrée et de sortie et par 

conséquent d’assurer une bonne convergence du réseau. 

L’étape suivante consiste à extraire les niveaux de susceptibilité pour l’injection d’une 

perturbation continue sur l’entrée de l’inverseur CMOS. \ 

I. chahine 147


4.3.3.2. Modèle d’entrée 

La procédure de l’extraction du modèle de susceptibilité sur l’entrée s’effectue de la 

même manière que sur l’alimentation. La seule grande différence réside dans la modélisation 

des signaux de sorties. 

Pour les mêmes raisons de simplification de l’architecture du réseau de neurones et afin de 

mieux optimiser le temps de simulation, nous avons divisé la bande de fréquences en deux 

sous bandes : une première s’étalant de 50 MHz jusqu’à 500 MHz et une deuxième de 550 

MHz jusqu’à 1 GHz. 

Les courbes de la Figure 131 montrent une comparaison entre les résultats de mesure 

(courbes en bleu) et les résultats de simulation (courbes en rouge) à la sortie de l’inverseur 

pour une injection sur l’entrée. 

a b 

Figure 131 : a. comparaison mesure/simulation autour du niveau haut [50 - 500] MHz et 

b. comparaison mesure/simulation autour du niveau haut [550 - 1000] MHz 

Si nous faisons un zoom sur l’une des fréquences, nous constatons une bonne corrélation 

entre les mesures et simulations. Cette convergence n’est pas aussi parfaite pour tous les 

points de puissance comme nous le remarquons sur la Figure 132. Dans ce cas de figure, cela 

ne nous pose pas de problème puisque la puissance incidente qui dépasse le critère est la 

même en mesure et en simulation. Alors, que pour d’autres critères, cela peut poser un léger 

problème, qui se traduit par un écart de 2 dB ou plus sur la courbe de susceptibilité. 

Toutefois, les résultats trouvés restent satisfaisants et l’écart trouvé peut être réduit par 

ajustement de l’architecture du réseau de neurones et une réduction du pas de la puissance 

incidente. 

I. chahine 148


Figure 132 : zoom sur la fréquence 650 MHz 

De même, nous comparons les résultats de mesure et de simulation en sortie autour du 

niveau bas sur toute la bande de fréquences comme nous l’apercevons sur les deux courbes 

de la Figure 133. Nous constatons une bonne corrélation entre les deux courbes. Les 

paramètres du réseau confirment également ce résultat (m=0,96, b=0,0423 et r = 0,955). 

a b 

Figure 133 : a. comparaison mesure/simulation autour du niveau bas [50-500] MHz et 

b. comparaison mesure/simulation autour du niveau bas [550-1000] MHz 

I. chahine 149


Figure 134 : zoom sur la fréquence 150 MHz 

La courbe de susceptibilité obtenue est donnée par la figure ci-dessous : 

Figure 135 : comparaison mesure/simulation pour une injection sur l’entrée 

La comparaison entre les deux courbes montre toutefois une assez bonne convergence sur 

l’ensemble des fréquences 

4.4. Implémentation sous ADS 

Les fonctions calculées à partir du réseau de neurones sont encapsulées sous forme d’une 

boite noire et elles sont implémentées dans le simulateur électrique ADS. 

L’interfaçage entre les deux logiciels (Matlab et ADS) est assuré grâce à une routine C++. 

Cette dernière est destinée à réaliser plusieurs tâches : 

l’échantillonnage sur 9 points du signal d’entrée, représentant une période de 

la perturbation, ainsi que le calcul de sa dérivée numérique; 

I. chahine 150


la définition de la structure du modèle qui dépend du nombre 

d’entrées/sorties ainsi que des paramètres supplémentaires comme la 

fréquence, le pas d’échantillonnage, etc. 

Les deux fonctions calculées ne sont guère que la représentation de la forme d’onde du 

signal à la sortie du dispositif sous test autour du niveau logique haut et bas. Ces fonctions 

sont définies pour deux bandes de fréquences. Le code c++ prend en compte cet effet, ce qui 

nous permet d’avoir en conséquence un modèle qui couvre toute la bande. 

Figure 136 : processus d’intégration du modèle sous ADS 

4.4.1. Validation de l’intégration du modèle trouvé 

Le modèle dans sa version actuelle ne répond pas aux besoins de l’utilisateur, il lui manque 

toutefois des circuits complémentaires comme un modèle d’entrée/sortie afin qu’il soit 

complètement opérationnel. 

I. chahine 151


5. Conclusion 

A l’heure actuelle, aucune approche de modélisation de la susceptibilité des circuits 

intégrés aux agressions conduites n’est normalisée. Plusieurs études ont été réalisées et 

d’autres sont en cours. Dans ce chapitre, nous avons essayé de dresser un état de l’art non 

exhaustif sur les modèles d’immunité des circuits intégrés, et également de montrer les 

limites de chaque approche et les améliorations qui peuvent être apportées. Enfin, nous 

avons présenté une nouvelle méthodologie qui consiste à modéliser la susceptibilité conduite 

d’un circuit intégré sous la forme d’une fonction de transfert. L’avantage majeur de cette 

approche est qu’elle permet de préserver la confidentialité technologique d’un composant ce 

qui se révèle être un atout important pour les fabricants des circuits intégrés. 

Les résultats présentés ont montré une bonne corrélation entre mesure et simulation ce qui 

constitue une voie prometteuse pour la modélisation de l’immunité des circuits intégrés. 

I. chahine 152



[1] S. Baffreau, « Susceptibilité des microcontrôleurs aux agressions électromagnétiques » 

thèse présentée à l’INSA de Toulouse, 2003. 

[2] E. Takahashi, O. Shibata, Y. Fukumoto, T. Yoneda, H. Benno, O.Wada, « Evaluation of 

LSI immunity to noise using an equivalent internal impedancemodel,» EMC Europe, 

Sorrento, 2002. 

[3] E. Lamoureux, « Étude de la susceptibilité des circuits intégrés numériques aux 

agressions hyperfréquence » thèse présentée à l’INSA de Toulouse, 2006. 

[4] S. Bendhia, M. Ramdani, and E. Sicard, Electromagnetic compatibility of integrated 

circuits, techniques for low emission and susceptibility, Springer, SPIN 11055105, pp. 

145-146, 276, 360-361, 370-371, 2006. 

[5] A. Alaedine, J. Cordi, R. Perdriau, M. Ramdani, JL Levant, « predicting the immunity 

of integrated circuits through measurement methods and simulation models,» EMC 

Zurich, Munich, 2007. 

[6] I.S. Stievano, E. Vialardi, F. G. Canavero, « behavioral macromodels of digital 

integrated circuits for RF immuniyt prediction,» EMC Zurich, Munich, 2007. 

[7] S. Baffreau, F. Lafon, E. Sicard, F. Daran, « Re-use of ICEM for immunity simulation,» 

EMC Zurich 2005, Zurich, 2005. 

[8] M. Camp, H. Gerth, H. Garbe, H. Haase, « Predicting the breakdown behaviour of 

microcontrollers under EMP/UWB impact using a statistical analysis,» IEEE 

Transactions on EMC, Vol. 46, Iss. 3, pp. 368-379, 2004. 

[9] C. H. Diaz, S.M. Kang, C. Duvvury, « Modeling of electrical overstress in integrated 

circuits, Kluwer Academic Publishers, » KAP edition, 1995. 

[10] E. Sicard, Basis for an Integrated Circuit Immunity Model (ICIM). 

[11] IBIS open Forum, «IBIS modeling cookbook, for IBIS version 4.0, » www.eda.org/ibis, 

2005. 

[12] Texas Instrument, www.ti.com. 

[13] Ibis to Spice, http://www.intusoft.com/utilities.htm 

[14] A. Wang, « On-chip ESD protections for integrated circuit,» Kluwer Academic 

Publisher, 2002. 

[15] Orcad 15.1, www.orcad.com 

[16] ADS2006A, www.home.agilent.com 

I. chahine 153


[17] F. Teche, M. Ianoz, T. Karlsson, EMC analysis methods and computational models. J. 

Wiley & Sons, INC. 1997 

[18] K. Aunchaleeverapan, K. Paithoonwatanakij, w. Khan-Ngern, S. Nitta, « Novel 

method for predicting PCB configurations for near-field and far field radiated EMI 

using a neural network, » IEICE trans. commun. , vol. E86-B, n°4, avril 2003. 

[19] M. Robinson, K. Fischer, I. Flintoft, A. Marvin, « Simple Model of EMI-Induced 

Timing Jitter in Digital Circuits, its Statistical Distribution and its Effect on Circuit 

Performance, » IEEE Transactions on EMC, Vol. 45, No 3, August 2003. 

[20] C. Mazière « mémoire pour des applications à large bande utilisées dans les systèmes 

de télécommunications et les systèmes RADARs» thèse présentée à l’Université de 

Limoges, novembre 2004. 

[21] J. Pedro, N. Carvalho, P. Lavrador, « Modeling nonlinear behavior of band-pass 

memoryless and dynamic stems, » IEEE MTT-S International Microwave Symposium 

Digest- CDROM, Philadelphia, Juin 2003. 

[22] C. Mazière, T. Reveyrand and al., « A novel behavorial model of power amplifier 

based on a dynamic envelope gain approach for the system level simulation and 

design,» IEEE MTT-S Digest, vol. 2, pp. 769-772, Philadelphia, Juin 2003. 

[23] T. Fine, Feedforward neural network methodology, Springer, SPIN 10708684, 1999. 

[24] H. Demuth, M. Beale, M. Hagan, « Matlab Neural Network Toolbox » 

[25] I. Chahine, M. Kadi, E. Gaboriaud, A. Louis, et B. Mazari, « Predicting the 

susceptibility of integrated circuits to conducted electromagnetic disturbances by 

using neural networks theory» EMC Zurich, Munich, Septembre 2007. 

I. chahine 154

Conclusion générale et perspectives 


I. chahine 155



L’objectif de ce travail de thèse était le développement d’un ou plusieurs modèles qui 

permettent de représenter ou « prédire » la susceptibilité d’un circuit intégré face à une 

agression électromagnétique conduite. Ces modèles seront utilisés par la suite dans des 

logiciels de simulation. 

Afin d’atteindre cet objectif, la démarche qui a été entreprise est la suivante : 

Tout d’abord, un état de l’art a été dressé. Les principales études qui ont été menées à travers 

le monde dans ce domaine, ont été revues, analysées et commentées. D’un autre côté, les 

principales sources de perturbations, qui sont à l’origine des essentielles causes de 

défaillances dans les circuits intégrés, ont été triées et classifiées selon deux grandes 

catégories : fréquentielles et temporelles. 

La deuxième étape de l’étude a donc été la mise en place de deux méthodologies distinctes 

pour caractériser la susceptibilité des circuits intégrés. La première méthodologie est basée 

sur le principe d’agression usuelle connue par la norme IEC 62132-4. L’objectif des 

campagnes de mesures était d’analyser la réponse d’un circuit intégré vis-à-vis d’une 

perturbation électromagnétique progressive de type CW. La deuxième méthodologie 

consistait à investiguer la susceptibilité d’un circuit intégré face à une décharge 

électrostatique. 

Cette étape a été très enrichissante car elle nous a permis de comprendre une multitude de 

phénomènes liés principalement au principe d’injection directe dans le cas d’une application 

du standard DPI, et d’autres liés à la réaction des diodes de protections dans le cas 

d’injection de décharges électrostatiques. 

La dernière étape consistait à construire un modèle de susceptibilité à partir des mesures. La 

création de ce modèle a pris au départ une voie classique en modélisation qui est celle de la 

construction d’un modèle à partir des éléments électriques de base (active ou passive). 

L’accès à certains de ces éléments n’était pas facile, voire impossible, dans notre 

problématique de modélisation. Ce qui nous a contraint à envisager une autre approche de 

modélisation, plus abstraite, basée sur un principe mathématique et qui a l’avantage de 

préserver la confidentialité du composant. Cette approche consiste à traduire la susceptibilité 

d’un circuit intégré sous forme d’une ou plusieurs équations mathématiques. Ces dernières 

sont extraites automatiquement à partir de l’architecture des réseaux de neurones utilisés et 

sont facilement intégrables dans les logiciels de simulations électriques de type ADS, Pspice. 

En termes de perspectives, plusieurs tâches restent à accomplir : 

I. chahine 156


Elaboration d’une nouvelle version du prototype d’injection ; 

Prise en compte de paramètres supplémentaires dans la construction du modèle : 

Jitter, impédance de sortie, etc. 

Validation de l’approche de modélisation sur une large gamme de circuits intégrés 

(simples et complexes). 

Extension du modèle à une fréquence supérieure à 1 GHz ; 

Optimisation du processus d’intégration du modèle dans les logiciels de 

simulations électriques; 

Validation du modèle à d’autres types de perturbation ; 

I. chahine 157

Annexes 

Annexes 

I. chahine 158

Annexes 

Annexe 1 

Représentation temporelle/fréquentielle des principales sources de perturbations 

I. chahine 159

Annexes 

Annexe 2 

I. chahine 160

Annexes 

Annexe 3 

Le tableau suivant dresse les différences qui peuvent exister entre les deux standards : IEC 

61000-4-2 et l’ANSI C63.16. 

Evénement 

Un corps humain 

qui se décharge à 

travers une pièce 

métallique 

Décharge d’une 

pièce métallique 

Standard Conséquences Paramètres principaux 

IEC 61000-4-2 

ANSI C63.16 

Erreur logicielle par 

exemple un 

changement d’un état 

logique, un reset, etc. 

ou bien une erreur 

physique qui se 

manifeste par des 

fissures au niveau de la 

puce 

Erreur logicielle par 

exemple un 

changement d’un état 

logique, un reset, etc.) 

ou bien une erreur 

physique susceptible 

d’entraîner le claquage 

de l’oxyde de grille 

- Tension : 2-15 kV 

- Temps de montée : 

0.7 à 1 ns 

- Pic de courant : 

3.75A/kV 

Oscillation faiblement 

atténuée de valeur 

typique 50-200MHz, 

une dérivée initiale du 

courant très large avec 

un temps de montée 

de quelques ns et un 

pic de courant > à 10 

A/kV 

Prenons un exemple concret pour montrer la différence qui peut exister entre ces deux tests. 

Le test HBM effectué au niveau système est basé sur la simulation d’une décharge générée 

par un corps humain via une pièce de métal, alors que le test HBM effectué au niveau d’un 

circuit intégré est basé sur la simulation d’une décharge produite au niveau de la peau du 

corps humain dans un circuit intégré connecté à la masse comme le montre l’illustration ci- 

dessous. 

I. chahine 161

Annexes 

Tests ESD (HBM) à l’échelle système/CI 

Cette dissimilitude se traduit dans la pratique par une différence au niveau des paramètres 

du modèle électrique. Je mets en évidence cette différence: 

HBM au niveau circuit intégré HBM au niveau système 

C = 150 pF C = 150 pF 

Résistance série = 1500 Ω Résistance série = 330 Ω 

Temps de montée est inférieur à 5 ns Temps de montée = 850 ps 

Tension inférieure à 4000V Tension supérieure à 8000V 

Dommage uniquement au circuit intégré Rupture et dommage au niveau du système 

I. chahine 162

Annexes 

Liste des publications 

Revues scientifiques: 

Imad Chahine, Moncef Kadi, Eric Gaboriaud, Anne Louis, Bélahcène Mazari 

“Characterization and Modelling of the Susceptibility of Integrated Circuits to Conducted 

Electromagnetic Disturbamces Up to 1GHz” 

IEEE Transactions on Electromagnetic Compatibility (Accepté, en cours de parution). 

Imad Chahine, Moncef Kadi, Eric Gaboriaud, Xavier Gallenne, Anne Louis, Bélahcène 

Mazari 

“Improving the accuracy for measuring the susceptibility of integrated circuits to conducted 

electromagnetic disturbances” 

IET, Science, Measurement and Technology, Vol.1, Iss. 5, pp. 240-244, Sept.2007. 

Imad Chahine, Moncef Kadi, Eric Gaboriaud, Christophe Maziere, Anne Louis, Bélahcène 

Mazari 

“Modelling the Susceptibility of Integrated Circuits to Conducted Electromagnetic 

Disturbances Using Neural Network Theory” 

IET, Electronics Letters, Vol. 42, Iss. 18, p. 1022-1024. Aug. 2006. 

Confrences internationales: 

Imad Chahine, David Pommerenke, Moncef Kadi, Poorna Ravva, Anne Louis, Bélahcène. 

Mazari, 

“Immunity investigation on a prototype field programmable gate array,” 

International Symposium On Electromagnetic Compatibility, EMC Europe, vol. 2, pp 876- 

881, Barcelona, Spain, Sept. 2006. 

Imad Chahine, Moncef Kadi, Eric Gaboriaud, Anne Louis, Bélahcène Mazari, 

“Using Neural Network for Predicting the Susceptibility of Integrated Circuits to Conducted 

Electromagnetic Disturbances” 

18 TH International Zurich Symposium On Electromagnetic Compatibility, EMC Zurich, 

Munich, Germany. Sept. 2007. 

Imad Chahine, Moncef Kadi, Eric. Gaboriaud, Daniel Brea, Anne Louis, Bélahcène Mazari 

“A reliable and original DPI test setup to better characterizing the susceptibility of integrated 

circuits,” 

2EMC conference, Rouen, France, Oct. 2007. 

I. chahine 163

Thèse CHAHINE - ESIGELEC

You also want an ePaper? Increase the reach of your titles

Delete template?

Save as template?