UART. Clase 9(28 de octubre, 2009)

UARTDiseño de Sistemas con FPGA2° cuatrimestre 2009Patricia Borensztejn

UART• Universal Asynchronous receiver and transmitter:dispositivo que envía datos paralelos sobre una líneaserie.• RS-232: standard que especifica las característicaseléctricas, mecánicas, funcionales de los dos equiposque se comunican.• Debido a que el nivel de voltaje definido en RS-232 esdistinto al voltaje de los pines de E/S de la FPGA, esnecesario un chip convertidor entre ambos (entre elpuerto serie y los pines de la FPGA).• En la placa S3 hay un puerto RS-232 con el conectorstandard de 9 pines, y la placa contiene el convertidor detensión.• Vamos a diseñar entonces la UART.

UART• La UART incluye un transmisor y un receptor.• El transmisor es básicamente un shift register que carga los datos enparalelo a transmitir y luego los shiftea uno a uno a una velocidaddeterminada (rate)• El receptor, recibe los bits uno a uno y reensambla el dato completo.• Procedimiento:– Cuando la línea serie no lleva datos (iddle) está a “1”.– La transmisión comienza con un bit de start (“0”), seguido por los bits de datos(6,7, o 8), un bit opcional de paridad (paridad par (igual a cero cuando hay unnúmero par de unos) o impar) y finaliza con los bits de stop (1, 1.5 o 2).– No se envía señal de clk.– Antes de iniciarse la transferencia, el emisor y el transmisor deben ponerse deacuerdo en lo que se transmite y además en la velocidad de transmisión (baudrate)

UART: Subsistema receptor• Módulo Generador de Baud Rate– Debido a que no hay un reloj que permita decidir cuando el dato (bit) está disponible a la entrada, elreceptor usará un sistema de “oversampling” que permite estimar el punto medio del bit transmitido yadquirirlo en ese instante. Este módulo es el encargado de generar las señales para el procedimientode oversampling.• Modulo Receptor– En función de los parámetros acordados (formato de la trama ) y del procedimiento de oversampling,se van obteniendo los bits hasta completar el dato.• Módulo Interface– Provee un mecanismo para señalizar al sistema la llegada de un nuevo dato, y previene que éste nosea adquirido dos o mas veces.– Provee buffers para almacenar los datos entre el sistema y el receptor.

Procedimiento de Muestreo• Dado el baud rate de transmisión, se genera unafrecuencia que es 16 veces el baud rate, y se sigue elsiguiente procedimiento:1. Esperar que la señal se ponga a “0”, el principio del bit destart, e iniciar el conteo.2. Cuando el conteo llega a 7, quiere decir que estamos en lamitad del start bit, se resetea el contador a cero.3. Cuando el contador llega a 15, quiere decir que estamos en lamitad del primer bit de datos. Se obtiene el bit y se resetea elcontador.4. Repetir el paso 3 por cada bit de datos.5. Si hay bit de paridad, repetir el paso 3 para el bit de paridad6. Repetir el paso 3 para el bit de stop.

Módulo Generador de Baud Rate• Su función será generar un “tick” 16 veces por baudrate.• Si el baud rate es de 19.200 ciclos por segundo, lafrecuencia de muestreo debe ser 19.200 *16= 307.200ticks por segundo. Si el reloj de la placa (en spartan)es de 50 Mhz, entonces hay que generar un tick cada163 ciclos de reloj.650*10307200163• Para ello podemos utilizar un contador modulo 163.• La señal generada, llamada “tick” no se comportacomo un reloj, sino mas bien como un enable, porquevaldrá “1” durante un ciclo de reloj, del reloj delsistema, y luego valdrá cero.≅

Módulo Generador de Baud Rate• Usamos un contador módulo m genérico,instanciado a mod 163.• Módulo Generador de Baud Rate

Módulo Receptor• Este módulo es el responsable delsampleo de la línea de datos serie, debeseguir el procedimiento del muestreodescrito anteriormente, de forma que seránecesario realizar una máquina deestados o bien un diagrama de estados.(ASMD: algorithmic state machine withData Path)

FSM y ASM• Para representar Maquinas de Estados Finitas (FSM) se pueden utilizar:– Grados de Estado o Diagramas de Estado– O bien ASM: Algorithmic State Machine• Ambos tienen su extensión con Data Path:– FSMD– ASMD

ASMD del Módulo Receptor

Control y Data Pathestado+1r_nextr_regrEstado Futuroy ControlDel DP+1srxb

Módulo Interface• Una posibilidad es un esquema con un flag y un buffer de unaentrada.• El flag FF tiene dos entradas y una salida– set_flag: proviene del módulo receptor, se pone a 1 cuando se acabóde recibir el dato– clr_flag: cuando el sistema obtuvo el dato– flag: indica si hay o no dato en el buffer

Módulo Interface• El módulo Interface podría cambiarse parautilizar una FIFO en lugar del buffer deuna palabra.

Módulo Transmisor• La organización del transmisor es similar a la delreceptor, es decir, consiste de:– Un transmisor:• Es un shift register que envía hacia fuera uno a uno los bits a unadeterminada velocidad.• Como aquí no hay muestreo de bits, la frecuencia de los ticks es 16veces más lenta que en el caso del receptor.• Usa el mismo generador de baud rate que el receptor pero se leagrega un contador de forma que cada bit es shifteado cada 16ticks.– Un generador de baud rate• El mismo módulo que usa el receptor.– Una interface:• Es el sistema el que setea el flag FF y escribe el dato en el buffer, yla UART pone a cero el flag y lee el dato del buffer

• Código UARTUART Completa

Prueba de la UART• El circuito de prueba consiste en recibir desde la PC datos. Estosdatos se incrementan en 1 y vuelven a ser transmitidos a la PC. Lasseñales de control de la FIFO (escribir en la FIFO de transmisión yeliminar de la FIFO de recepción) se generan al apretar elpushbottom. Los datos de entrada a la UART están conectados alos LEDS, y las señales tx_full y rx_empty a los dos segmentoshorizontales del digito de la derecha de los 7 segmentos (todo undebugger).