TEMA 3. GESTIÓN DE MEMORIA - Universidad de Almería

Diseño de Sistemas Operativos
Tema 3. Gestión de Memoria
• De memoria principal a secundaria: por expulsión.
Beneficios: (1) Aumenta el grado de multiprogramación; (2) Permite ejecución de programas que no quepan
en memoria principal.
3.2.1. Paginación.
El espacio virtual de direcciones se divide en unidades llamadas páginas, todas del mismo tamaño. La
memoria principal se divide en marcos de páginas (page frames) del mismo tamaño que las páginas virtuales
y son compartidas por los distintos procesos del sistema (en cada marco de página se carga una página de un
proceso).
No todo el espacio virtual de direcciones está cargado en memoria central. Una copia completa se encuentra
en disco y las páginas se traen a memoria central cuando se necesitan.
• Tabla de páginas (TP) ⇒ Relaciona cada página con el marco que la contiene.
• MMU usa TP para traducir direcciones lógicas a físicas.
• Típicamente usa 2 TPs: TP usuario y TP sistema (sólo se permite usar estas direcciones en modo
sistema).
Transformación de la dirección virtual en dirección física: Los bits de mayor peso de la dirección se
interpretan como el número de la página en la TP y los de menor peso como el número de palabra dentro de
la página (desplazamiento).
Contenido de cada entrada de la TP: (1) Número de marco asociado; (2) Información de protección (RWX),
si operación no permitida ⇒ Excepción; (3) Bit de página válida/ inválida (utilizado en memoria virtual para
indicar si página presente), si se accede ⇒ Excepción; (4) Bit de página accedida (referenciada) ⇒ MMU lo
activa cuando se accede a esta página; (5) Bit de página modificada ⇒ MMU lo activa cuando se escribe en
esta página; (6) Bit de desactivación de caché ⇒ utilizado cuando la entrada corresponde con direcciones de
E/S.
Tamaño de página (condicionado por diversos factores contrapuestos) ⇒ Potencia de 2 y múltiplo del tamaño
del bloque de disco (compromiso entre 2K y 16K).
Gestión de la TP por parte del sistema operativo: (1) El sistema operativo mantiene una TP por cada proceso
⇒ en el cambio de contexto notifica a MMU qué TP debe usar; (2) El sistema operativo mantiene una única
TP para el propio sistema operativo ⇒ proceso en modo kernel accede directamente a su mapa y al del
sistema operativo; (3) El sistema operativo mantiene tabla de marcos de páginas ⇒ estado de cada marco
(libre o ocupado, ...); (4) El sistema operativo mantiene tabla de regiones de memoria por cada proceso.
Implementación de las TPs que se mantiene normalmente en memoria principal ⇒ problemas: eficiencia y
gasto de almacenamiento. (1) Eficiencia ⇒ Cada acceso lógico requiere dos accesos a memoria principal (a
la tabla de páginas + al propio dato o instrucción) → solución: caché de traducciones (TLB, Translation
Lookaside Buffer); (2) Gasto de almacenamiento ⇒ Tablas muy grandes → solución: tablas multinivel.
TLB. Buffer caché con información sobre últimas páginas accedidas ⇒ caché de entradas de TP
correspondientes a estos accesos. 2 alternativas: (1) Entradas en TLB no incluyen información sobre proceso
⇒ invalidar TLB en cambios de contexto; (2) Entradas en TLB incluyen información sobre proceso ⇒
registro de CPU debe mantener un identificador de proceso actual. TLB gestionada por hardware: (1) MMU
consulta TLB, si fallo, entonces utiliza la TP en memoria. TLB gestionada por software (ceder al sistema
operativo parte del trabajo de traducción): (1) MMU no usa las TPs, sólo consulta TLB; (2) el sistema
operativo mantiene TPs que son independientes del hardware, si fallo en TLB ⇒ activa el sistema operativo
que se encarga de: buscar en TP la traducción y rellenar la TLB con la traducción; proporcionando
flexibilidad en el diseño del sistema operativo pero menor eficiencia.
Departamento de Lenguajes y Computación. Universidad de Almería Página 3.4