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Objetivos<br />
El flujo <strong>de</strong> diseño o analógico:<br />
back-end<br />
• Principios <strong>de</strong> fabricación <strong>de</strong> circuitos integrados (2.5 semanas)<br />
– El proceso <strong>de</strong> fabricación CMOS: materiales, técnicas y flujo <strong>de</strong><br />
fabricación, prevención <strong>de</strong> efecto <strong>de</strong> enganche<br />
– Integración <strong>de</strong> elementos pasivos, capacitores conmutados para<br />
integración <strong>de</strong> resistencias.<br />
– Principios <strong>de</strong> layout e introducción al flujo <strong>de</strong> back-end<br />
ELEMENTOS ACTIVOS<br />
EL-2207<br />
II SEMESTRE 2008<br />
• Objetivos<br />
– Conocer los principios <strong>de</strong> fabricación <strong>de</strong> circuitos integrados CMOS<br />
– Aplicar técnicas básicas <strong>de</strong> layout y principios básicos <strong>de</strong>l flujo backend<br />
Dr.-Ing. Paola Vega C.<br />
ITCR - Elementos Activos – II 2008 Dr.-Ing. Paola Vega C.<br />
El <strong>Flujo</strong> <strong>de</strong> Diseño o Analógico<br />
El <strong>Flujo</strong> <strong>de</strong> Diseño o Analógico<br />
Especificaciones<br />
Especificaciones<br />
<strong>de</strong> <strong>de</strong> diseño diseño<br />
Entrada Entrada<br />
<strong>de</strong> <strong>de</strong> diseño diseño<br />
Simulación Simulación<br />
<strong>de</strong> <strong>de</strong> prelayout prelayout<br />
Layout Layout<br />
Verificación Verificación<br />
Extracción Extracción<br />
Extracción Extracción <strong>de</strong> <strong>de</strong><br />
elementos elementos<br />
parásitos parásitos<br />
Simulación Simulación<br />
postlayout postlayout<br />
•Frecuencia<br />
•Potencia<br />
•Ancho<br />
banda<br />
•Area ...<br />
•Crear<br />
esquemático<br />
•Dimensiona<br />
miento<br />
•Simulación<br />
•Rediseño<br />
•Planeamiento<br />
•Posicionamiento<br />
•Enrutado<br />
•Verificación<br />
<strong>de</strong> reglas <strong>de</strong><br />
diseño<br />
•Verificación<br />
<strong>de</strong> reglas<br />
eléctricas<br />
•Extracción<br />
•Layout vs<br />
esquemático<br />
•Extracción<br />
<strong>de</strong><br />
elementos<br />
parásitos<br />
•Simulación<br />
con<br />
elementos<br />
parásitos<br />
•Rediseño<br />
Front end<br />
Back end<br />
Front end<br />
Back end<br />
ITCR - Elementos Activos – II 2008 Dr.-Ing. Paola Vega C.<br />
ITCR - Elementos Activos – II 2008 Dr.-Ing. Paola Vega C.
<strong>Flujo</strong> <strong>de</strong> Back−End<br />
• Back-end: diseño físico y verificación <strong>de</strong>l diseño <strong>de</strong>spués <strong>de</strong>l diseño físico<br />
• Incluye una serie <strong>de</strong> verificaciones para asegurar fabricación exitosa:<br />
– Verificación <strong>de</strong> reglas <strong>de</strong> diseño (DRC)<br />
– Verificación <strong>de</strong> layout contra esquemático (LVS)<br />
– Extracción <strong>de</strong> elementos parásitos<br />
– Simulación <strong>de</strong> postlayout<br />
– Pue<strong>de</strong> incluir también verificación <strong>de</strong> reglas eléctricas (ERC) y<br />
<strong>de</strong> errores <strong>de</strong> antena<br />
Layout<br />
• Layout: representación geométrica <strong>de</strong><br />
los componentes a integrar y sus<br />
interconexiones<br />
• Los componentes se representan con<br />
diferentes colores y polígonos<br />
– Colores representan materiales y<br />
propieda<strong>de</strong>s<br />
– Polígonos representan la forma<br />
en la que se <strong>de</strong>be mol<strong>de</strong>ar una<br />
capa durante la fabricación =<br />
forma final que <strong>de</strong>be tener la capa<br />
• El layout se utiliza para obtener la<br />
información para fabricar las<br />
máscaras<br />
• Debe cumplir las reglas <strong>de</strong> diseño <strong>de</strong>l<br />
fabricante<br />
ITCR - Elementos Activos – II 2008 Dr.-Ing. Paola Vega C.<br />
ITCR - Elementos Activos – II 2008 Dr.-Ing. Paola Vega C.<br />
Reglas <strong>de</strong> Diseño<br />
Reglas <strong>de</strong> Diseño<br />
•Define geometría permitida y relaciones geométricas permitidas en el proceso<br />
<strong>de</strong> fabricación<br />
•Reglas <strong>de</strong>finidas por las<br />
características<br />
<strong>de</strong>l proceso <strong>de</strong> fabricación<br />
•Deben respetarse para<br />
asegurar que el chip sea<br />
fabricado correctamente<br />
• Reglas <strong>de</strong> diseño incluyen restricciones <strong>de</strong> 4 tipos:<br />
– Ancho: precisión <strong>de</strong> litografía y <strong>de</strong> otros pasos <strong>de</strong> fabricación <strong>de</strong>fine el<br />
ancho (y largo) mínimo <strong>de</strong> un polígono<br />
– Espaciamiento: fabricación impone restricciones <strong>de</strong> espaciamiento<br />
entre estructuras. Ej: evita corto circuitos y efectos <strong>de</strong> enganche<br />
– Encapsulamiento: distancia mínima <strong>de</strong> traslape entre una estructura<br />
interna y otra que <strong>de</strong>be ro<strong>de</strong>arla: Ej: contactos <strong>de</strong>ben estar ro<strong>de</strong>ados<br />
<strong>de</strong> metal para asegurar contacto eléctrico entre las capas por conectar<br />
Verificación <strong>de</strong> reglas <strong>de</strong> diseño<br />
(DRC, <strong>de</strong>sign rules check)<br />
– Extensión: algunas estructuras <strong>de</strong>ben exten<strong>de</strong>rse más allá <strong>de</strong>l bor<strong>de</strong><br />
<strong>de</strong> otras estructuras. Ej: compuerta <strong>de</strong> polisilicio <strong>de</strong>be exten<strong>de</strong>rse más<br />
allá <strong>de</strong> las regiones <strong>de</strong> difusión a su lado<br />
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Extracción<br />
Capas <strong>de</strong> MáscaraM<br />
• Extracción:<br />
– los polígonos <strong>de</strong>l layout <strong>de</strong>ben interpretarse para verificar que los<br />
componentes y conexiones fueron representados correctamente<br />
– Permite conocer el impacto <strong>de</strong> elementos parásitos: resistencias y<br />
capacitancias parásitas, diodos parásitos<br />
– Información requerida para creación <strong>de</strong> máscaras<br />
Capas con las cuales se fabrican las máscaras para fabricar el circuito integrado<br />
• Existen herramientas <strong>de</strong> software para la extracción<br />
– Requieren dibujo <strong>de</strong> capas físicas<br />
– Requieren dibujo <strong>de</strong> capas auxiliares para la interpretación <strong>de</strong> los<br />
componentes representados = capas lógicas<br />
• ⇒Dos tipos <strong>de</strong> capas:<br />
– De máscara<br />
– Lógicas (<strong>de</strong> <strong>de</strong>finición)<br />
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Capas <strong>de</strong> Definición<br />
Capas lógicas, es <strong>de</strong>cir, son una ayuda para la herramienta <strong>de</strong> extracción<br />
y verificación; no se utilizan en durante el proceso <strong>de</strong> fabricación <strong>de</strong>l chip<br />
Definición n <strong>de</strong> Estructuras<br />
Ejemplo <strong>de</strong> <strong>de</strong>finición <strong>de</strong> estructuras para la extracción<br />
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Definición n <strong>de</strong> Componentes<br />
Reglas <strong>de</strong> Extracción<br />
La <strong>de</strong>finición <strong>de</strong> estructuras <strong>de</strong>pen<strong>de</strong> <strong>de</strong> los componentes que pue<strong>de</strong>n<br />
fabricarse en el proceso<br />
La extracción se basa en la intersección <strong>de</strong> polígonos <strong>de</strong> diferentes capas<br />
Las intersecciones requeridas para cada componente se <strong>de</strong>finen por medio <strong>de</strong><br />
reglas <strong>de</strong> extracción dadas por el fabricante<br />
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Layout vrs Esquemático<br />
Simulación n <strong>de</strong> Postlayout<br />
• Una vez interpretado el layout (extraído), <strong>de</strong>be verificarse que los<br />
componentes y conexiones presentes representan el circuito que se diseñó<br />
en el esquemático<br />
• Esta verificación se conoce como LVS (layout versus esquemático)<br />
• Se revisa cada componente, así como sus interconexiones<br />
• Los elementos parásitos presentes y su magnitud sólo pue<strong>de</strong>n saberse<br />
<strong>de</strong>spués <strong>de</strong> finalizar el layout<br />
• En las primeras simulaciones, no se tomaron en cuenta estos elementos<br />
• ⇒Simulación <strong>de</strong> postlayout:<br />
– Verificación <strong>de</strong> características y funcionalidad <strong>de</strong>l circuito tomando en<br />
cuenta los elementos parásitos<br />
• Elementos parásitos pue<strong>de</strong>n afectar el funcionamiento <strong>de</strong>l circuito ⇒ pue<strong>de</strong><br />
requerir rediseño completo<br />
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Ejemplo <strong>de</strong> Layout<br />
Layout vrs Sección n Transversal<br />
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Layout vrs Sección n Transversal<br />
Layout vrs Sección n Transversal<br />
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Layout vrs Sección n Transversal<br />
Layout <strong>de</strong> Inversor<br />
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Ejemplo <strong>de</strong> Layout con Proceso Comercial<br />
Errores <strong>de</strong> Antena<br />
Nombre <strong>de</strong>l<br />
contacto<br />
VIA_C<br />
VIA1_C<br />
VIA2_C<br />
P1_C<br />
P2_C<br />
ND_C<br />
PD_C<br />
Descripción<br />
Contacto entre MET1 y MET2<br />
Contacto entre MET2 y MET3<br />
Contacto entre MET3 y MET4<br />
Contacto entre MET1 y POLY1<br />
Contacto entre MET1 y POLY2<br />
Contacto entre MET1 y N-tub<br />
Contacto entre MET1 y substrato P<br />
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Métodos:<br />
Integración n <strong>de</strong> Resistencias<br />
-Interconexión <strong>de</strong> silicio policristalino dopado<br />
-Regiones <strong>de</strong> difusión<br />
R = ρL L: longitud <strong>de</strong> interconexión; t: espesor <strong>de</strong> interconexión<br />
Wt W: ancho <strong>de</strong> interconexión<br />
Integración n <strong>de</strong> Resistencias<br />
“Serpentinas” se usan para obtener resistencias <strong>de</strong> mayor valor<br />
en una estructura compacta<br />
t<br />
Espesor <strong>de</strong> conductor es <strong>de</strong>finida por el proceso<br />
L<br />
W<br />
Resistencias integradas presentan una tolerancia <strong>de</strong> ±20%<br />
(precisión <strong>de</strong> la litografía, <strong>de</strong>capado y difusión, a<strong>de</strong>más <strong>de</strong> variaciones en el<br />
espesor la interconexión)<br />
ITCR - Elementos Activos – II 2008 Dr.-Ing. Paola Vega C.<br />
ITCR - Elementos Activos – II 2008 Dr.-Ing. Paola Vega C.<br />
Capacitores Conmutados<br />
Capacitores Conmutados<br />
• Permiten emular resistencias <strong>de</strong> gran valor ocupando un área <strong>de</strong><br />
fabricación menor (ej: 1 MΩ)<br />
Q<br />
1<br />
= CV 1<br />
Q<br />
2<br />
= CV 2<br />
dq<br />
Q1<br />
−Q2<br />
= C(<br />
V1<br />
−V2<br />
); I =<br />
dt<br />
C(<br />
V1<br />
−V2<br />
) ( V1<br />
−V2<br />
)<br />
⇒ I = = ⇒ R<br />
T R<br />
sc<br />
sc<br />
1<br />
=<br />
C ⋅ f<br />
clk<br />
ITCR - Elementos Activos – II 2008 Dr.-Ing. Paola Vega C.<br />
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Integración n <strong>de</strong> Capacitores<br />
Ejemplo 1<br />
• Rango <strong>de</strong> capacitancia posible en fabricación: < 100 pF<br />
• Técnicas<br />
• Transistor MOS: B,S y D al mismo potencial para formar una placa,<br />
G es la otra placa. Polarizado en inversión<br />
• Óxido <strong>de</strong>lgado sobre área <strong>de</strong> difusión fuertemente dopada y silicio<br />
policristalino o metal como placa superior<br />
• Pila <strong>de</strong> primer nivel <strong>de</strong> polisilicio, óxido y segundo nivel <strong>de</strong> polisilicio<br />
Poly 1<br />
Poly 2<br />
Metal 1<br />
Contacto<br />
ITCR - Elementos Activos – II 2008 Dr.-Ing. Paola Vega C.<br />
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Proceso CMOS con Componentes Pasivos<br />
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