AGRADECIMIENTOS
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Full-Speed port transceiver<br />
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4. DESARROLLO DEL PROTOCOLO USB.<br />
VCC y GRD se conectan a las líneas de masa y voltaje del bus, el chip provee<br />
una salida VTRIM de señal regulada a 3.3 V, alimentada por el VCC del bus USB que<br />
permite alimentar dispositivos externos. Se recomienda que sean tolerantes a +5V o<br />
que tengan una protección zener para una posible caída del usb. Colocaremos un<br />
jumper entre esta señal y la entrada VL que provee el voltaje al lado lógico del chip por<br />
si se quiere auto alimentar este (1,8 - 3,6 V).<br />
RCV, VP, VM, MODE, OE, RENB, SUSP y SPEED son las señales que salen<br />
del bloque lógico del chip para gobernarlo y comunicarse con la FPGA de la placa.<br />
RCV es la salida del receptor que responde a la señal diferencial.<br />
VP y VM son las entradas / salidas de datos del lado lógico, en función de<br />
OE/ENUMERATE, que controla la dirección de la transmisión, actuarán como<br />
entradas, si este pone a ‘0’, o como salidas si se pone a nivel alto.<br />
El MODE nos indica el modo de funcionamiento, si está a 0 se selecciona el<br />
modo “single-ended” y si está a 1 se selecciona el modo diferencial.<br />
Como se ha comentado, la entrada OE/ENUMERATE a nivel alto activa las<br />
señales de salida, a nivel bajo activa las señales como entradas y en alta impedancia<br />
desconecta la resistencia de pull-up interna, lo que es útil cuando se entra en estado<br />
suspendido para dejar la línea totalmente libre y consumir menos.