GUÍA DOCENTE ASIGNATURAS 2003-2004 - Facultade de ...
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Estructura de Computadores II Descriptores • Segmentación y anticipación. • Arquitecturas vectoriales. Profesores TERCER CURSO II Cuatrimestral, Obligatoria, 7.5 Créditos (4.5T + 3P) Margarita Amor López margamor@udc.es Basilio B. Fraguela Rodríguez basilio@udc.es basilio@fi.pri Manuel Arenaz Silva arenaz@udc.es Objetivos docentes El objetivo de esta asignatura es el estudio de la arquitectura, organización, función y diseño de los subsistemas de memoria, buses y E/S de un computador. Bibliografía Recomendada Patterson, D.A. y Hennesy, J L. Computer Architecture: A Quantitative Approach, 3ª ed. Morgan Kaufmann Publishers, 2003. Stallings, W. Organización y Arquitectura de Computadores. Prentice Hall, 2000. Hamacher, V. Carl. Vranesic, Zvonko G. y Zaky, Safwat G., Organización de computadores, 5ª ed., Madrid : McGraw-Hill, [2003]. Complementaria Hennesy, J.L. y Patterson, D.A. Estructura y diseño de computadores: interficie circuteria/programación. Editorial Reverté, 2000. Shanley, T. y Anderson, D. PCI System Architecture. Addison-Wesley, 1995. Tanenbaum, A.S. Organización de Computadoras. Un Enfoque Estructurado. Prentice Hall, 2000. Schmidt, F. The SCSI bus and IDE interface: protocls, applications and programming, 2ª ed. Addison-Wesley, 1998. Murdocca, M. J. y Heuring, V.P. Principios de arquitectura de computadores. Prentice- Hall 2002 132
Contenido PARTE I: Jerarquía de Memoria 1. Memoria Principal 2. Memoria Caché 3. Memoria Virtual PARTE II: Interfaz entre Procesadores y Periféricos 1. Entrada/Salida o Medidas de Rendimiento o Tipos de dispositivo de E/S: Discos duros y hardware gráfico o Módulos de E/S o Técnicas para las operaciones de E/S. Interfaz E/S Interna: E/S programada. E/S mediante interrupciones. Acceso directo a memoria (DMA). Canales y procesadores de E/S 2. Interconexión con buses o Elementos de diseño de un bus o Ejemplos de buses: El bus ISA. El bus PCI o Interfaz E/S externa: SCSI PRÁCTICAS: PARTE I: 1. Dinero III: Simulación de un sistema de memoria caché 2. Técnicas de optimización software del rendimiento caché PARTE II: 1. Programación de interrupciones de E/S 2. Simulación de E/S a bajo nivel 133
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Contenido<br />
PARTE I: Jerarquía <strong>de</strong> Memoria<br />
1. Memoria Principal<br />
2. Memoria Caché<br />
3. Memoria Virtual<br />
PARTE II: Interfaz entre Procesadores y Periféricos<br />
1. Entrada/Salida<br />
o Medidas <strong>de</strong> Rendimiento<br />
o Tipos <strong>de</strong> dispositivo <strong>de</strong> E/S: Discos duros y hardware gráfico<br />
o Módulos <strong>de</strong> E/S<br />
o Técnicas para las operaciones <strong>de</strong> E/S. Interfaz E/S Interna: E/S<br />
programada. E/S mediante interrupciones. Acceso directo a memoria<br />
(DMA). Canales y procesadores <strong>de</strong> E/S<br />
2. Interconexión con buses<br />
o Elementos <strong>de</strong> diseño <strong>de</strong> un bus<br />
o Ejemplos <strong>de</strong> buses: El bus ISA. El bus PCI<br />
o Interfaz E/S externa: SCSI<br />
PRÁCTICAS:<br />
PARTE I:<br />
1. Dinero III: Simulación <strong>de</strong> un sistema <strong>de</strong> memoria caché<br />
2. Técnicas <strong>de</strong> optimización software <strong>de</strong>l rendimiento caché<br />
PARTE II:<br />
1. Programación <strong>de</strong> interrupciones <strong>de</strong> E/S<br />
2. Simulación <strong>de</strong> E/S a bajo nivel<br />
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