Evolución de los Microprocesadores ( INTEL-AMD ) - IES Los Viveros

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Evolución de los Microprocesadores (INTEL – AMD)
Evolución de los Microprocesadores (INTEL – AMD) Fig. Nro. 3.5.b, Estructura básica interna del microprocesador 80486 3.5.1.5.- Sistema de Memoria del i80486 El sistema de memoria del 80486 es idéntico al del microprocesador 80386. El 80486 contiene 4Gbytes de memoria comenzando en la localidad 00000000H y terminando en la localidad FFFFFFFFH. El cambio principal en el sistema de memoria es interno en el 80486, en la forma de una para caché de 8 Kbytes la cual acelera la ejecución de las instrucciones y la adquisición de información.. otra adición es el verificador / generador de paridad incluido en el 80486. 3.5.1.5.1.- Verificador / generador de paridad. La paridad es usada para determinar si la información se leyó correctamente en una localidad de la memoria. La paridad se genera en el 80486 durante cada ciclo de escritura. La paridad será generada como paridad par y un bit de paridad será proporcionado para cada byte de memoria. En la lectura, el microprocesador revisa la paridad y genera un error de revisión de paridad, si esto ocurre, en la terminal PCHK. Un error de paridad no causa ningún cambio en el procesamiento a menos que el usuario aplique la señal PCHK a una entrada de interrupción. Las interrupciones son usadas frecuentemente para señalar un error de paridad en los sistemas de computadora que usan DOS. 3.5.1.5.2.- Temporización de la lectura de memoria. La figura Nro. 3.5.c muestra la temporización de lectura de memoria del 80486 para una operación no ráfaga a la memoria. Observe que dos periodos de reloj son usados para transferir datos. El periodo de reloj T1 proporciona la dirección de la memoria y las señales de control y el periodo T2 es donde los datos se transfieren entre la memoria y el microprocesador. Observe que RDY se debe convertir en un cero lógico para ocasionar que la información se transfiera y para terminar el ciclo de canal. El tiempo de acceso para un acceso no ráfaga se determinará tomando 2 periodos de reloj menos el tiempo requerido para que la dirección aparezca en el canal de direcciones, menos el tiempo de estabilización para las conexiones del canal de datos. T1 T2 T3
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