OPERADORS ARITMÈTICS EN BINARI NATURAL - l'electrònica
OPERADORS ARITMÈTICS EN BINARI NATURAL - l'electrònica
OPERADORS ARITMÈTICS EN BINARI NATURAL - l'electrònica
You also want an ePaper? Increase the reach of your titles
YUMPU automatically turns print PDFs into web optimized ePapers that Google loves.
ELECTRÒNICA T12<br />
1. SUMADORS <strong>EN</strong>CAD<strong>EN</strong>ABLES<br />
<strong>OPERADORS</strong> <strong>ARITMÈTICS</strong><br />
<strong>EN</strong> <strong>BINARI</strong> <strong>NATURAL</strong><br />
Un sumador en binari natural és un bloc funcional que realitza la suma aritmètica de dos nombres<br />
en binari natural, subministrant el resultat també en binari natural. Els dos sumands es codifiquen<br />
habitualment amb el mateix nombre de bits (n bits) i per això es diu que el sumador és de n bits. És<br />
evident que la suma de dos nombres naturals A i B codificats amb n bits (0 A 2 n –1 i 0 B 2 n –1)<br />
és un nombre natural codificable amb n+1 bits (0 A+B 2 n+1 –2 < 2 n+1 –1). El bit més significatiu<br />
del resultat, de pes n, s'anomena bit de portar-ne de sortida, representant-se habitualment per Cout,<br />
Co o Cn, mentre que els n bits menys significatius del resultat, de pesos n–1 a 0, constitueixen el que<br />
s'anomena pròpiament suma S, que, de fet, correspon a la suma en mòdul 2 n dels sumands.<br />
El sumands A i B i la suma S venen donats per vectors de n bits, (An–1,...,A1,A0), (Bn–1,...,B1,B0) i<br />
(Sn–1,...,S1,S0), sent els bits més significatius els de subíndex n–1 i els menys significatius els de<br />
subíndex 0. La figura adjunta mostra, en forma de bloc funcional, dues possibles representacions<br />
d'un sumador de n bits.<br />
A<br />
B<br />
An–1<br />
·<br />
Cn<br />
A<br />
A1<br />
n<br />
Cn<br />
A0<br />
SUMADOR<br />
SUMADOR<br />
n (n bits) n<br />
S<br />
(n bits) ·<br />
Bn–1<br />
·<br />
·<br />
S1<br />
B ·<br />
B1<br />
S0<br />
Un sumador de n bits es pot implementar de moltes formes, la més senzilla corresponent a una<br />
estructura iterativa basada en n sumadors complets d'un bit, cadascun d'ells dedicat a fer la suma de<br />
les variables corresponents a un pes determinat (bits de pes i Ai i Bi dels sumands i bit de portar-ne<br />
Ci generat pel sumador d'un bit de pes inferior i–1), si bé el sumador complet corresponent al pes 0<br />
pot ser substituït per un semisumador d'un bit en només haver de sumar els bits A0 i B0 dels dos<br />
sumands. La figura adjunta il·lustra aquesta estructura iterativa.<br />
Cn<br />
An–1 Bn–1<br />
A B<br />
Co<br />
FA<br />
S<br />
Sn–1<br />
Ci<br />
An–2 Bn–2<br />
Sn–2<br />
B0<br />
A B<br />
A B<br />
Cn–1 Cn–2 C2 C1<br />
Co<br />
FA<br />
S<br />
Ci<br />
A1 B1<br />
Co<br />
FA<br />
S<br />
S1<br />
Ci<br />
A0 B0<br />
A B<br />
Aquesta estructura iterativa del sumador fa pensar que és interessant disposar d'un bloc sumador de<br />
n bits que es pugui encadenar amb altres blocs idèntics a fi de construir sumadors de més bits (per<br />
exemple, de 3n bits). Per aconseguir això només cal que dit bloc sumador pugui tenir en compte un<br />
···<br />
Co<br />
HA<br />
S<br />
S0<br />
Sn–1<br />
S<br />
Página 1 de 10
ELECTRÒNICA T12<br />
possible bit de portar-ne d'entrada corresponent al bit de menys pes del sumador, entrada que es<br />
representa habitualment per Cin, Ci o C0. No cal modificar l'estructura del resultat subministrat pel<br />
bloc sumador, ja que 0 A+B+C0 2 n+1 –1. La figura adjunta mostra, en forma de bloc funcional,<br />
dues possibles representacions d'un sumador encadenable de n bits.<br />
C0<br />
A<br />
B<br />
n<br />
n<br />
SUMADOR<br />
(n bits)<br />
n<br />
Cn<br />
S<br />
A<br />
B<br />
C0<br />
An–1<br />
·<br />
A1<br />
A0<br />
Bn–1<br />
·<br />
B1<br />
B0<br />
SUMADOR<br />
(n bits)<br />
Pel que fa a la implementació del bloc sumador encadenable, n'hi ha prou amb emprar un sumador<br />
complet d'un bit per a fer la suma de les variables de pes 0 (bits A0 i B0 dels sumands i bit de portarne<br />
d'entrada C0). La figura adjunta il·lustra aquesta estructura iterativa.<br />
Cn<br />
An–1 Bn–1<br />
A B<br />
Co<br />
FA<br />
S<br />
Sn–1<br />
Ci<br />
An–2 Bn–2<br />
A B<br />
A B<br />
Cn–1 Cn–2 C2 C1<br />
Co<br />
FA<br />
S<br />
Sn–2<br />
Ci<br />
A1 B1<br />
··· Co FA Ci Co FA Ci C0<br />
S<br />
S1<br />
A0 B0<br />
A B<br />
Degut a l'estructura iterativa del sumador encadenable, el retard de propagació del bloc és igual a n<br />
vegades el retard de propagació del bit de portar-ne de sortida d'un sumador complet d'un bit. Es<br />
recorda que el retard de propagació sempre contempla el pitjor cas.<br />
La següent figura il·lustra la implementació d'un sumador de 3n bits encadenant tres sumadors de n<br />
bits. El bit de portar-ne d'entrada C0 s'ha de connectar a 0 si es desitja sumar només A i B.<br />
C3n<br />
A3n–1···A2n<br />
Cn<br />
A B<br />
SUMADOR<br />
S<br />
S3n–1···S2n<br />
2. INCREM<strong>EN</strong>TADORS<br />
B3n–1···B2n<br />
C0<br />
C2n<br />
A2n–1···An<br />
Cn<br />
A B<br />
SUMADOR<br />
S<br />
S2n–1···Sn<br />
B2n–1···Bn<br />
C0<br />
Cn<br />
An–1···A0<br />
Cn<br />
S<br />
S0<br />
A B<br />
SUMADOR<br />
S<br />
Bn–1···B0<br />
n n n n n n<br />
n n<br />
n<br />
Sn–1···S0<br />
C0<br />
Cn<br />
Sn–1<br />
·<br />
S1<br />
S0<br />
C0 = 0<br />
Un circuit incrementador en binari natural és un bloc funcional que subministra el nombre natural<br />
immediatament superior a un nombre natural donat, estant tots dos nombres codificats en binari<br />
natural. És evident que si l'entrada A està codificada amb n bits (0 A 2 n –1), la sortida I ha de<br />
S<br />
Página 2 de 10
ELECTRÒNICA T12<br />
codificar-se amb n+1 bits (1 A+1 2 n ). L'entrada A és un vector de n bits, (An–1,...,A1,A0), sent el<br />
bit més significatiu el de subíndex n–1 i el menys significatiu el de subíndex 0, mentre que la sortida F<br />
és un vector de n+1 bits, (Fn,Fn –1,...,F1,F0), sent el bit més significatiu el de subíndex n i el menys<br />
significatiu el de subíndex 0. La figura adjunta mostra, en forma de bloc funcional, dues possibles<br />
representacions d'un incrementador de n bits.<br />
n INCREM<strong>EN</strong>TADOR<br />
n+1<br />
A F<br />
(n bits)<br />
A<br />
An–1<br />
·<br />
A1<br />
A0<br />
INCREM<strong>EN</strong>TADOR<br />
(n bits)<br />
Per implementar un circuit incrementador en binari natural es pot emprar un sumador encadenable<br />
introduint el valor A en un sumand, el valor 0 = (0,...,0) en l'altre sumand (sumand B) i el valor 1 en<br />
el bit de portar-ne d'entrada C0, ja que la sortida del sumador en aquestes condicions serà:<br />
A+B+C0 = A+0+1 = A+1<br />
Tenint en compte l'estructura iterativa del sumador encadenable de n bits, constituït per n sumadors<br />
complets d'un bit connectats en sèrie, en aquestes condicions cada sumador complet d'un bit només<br />
ha de sumar dues variables d'un bit, ja que la seva entrada Bi és sempre 0. Per tant, tots ells poden<br />
ser substituïts per semisumadors d'un bit, passant l'entrada Bi d'aquests semisumadors a rebre els<br />
valors dels bits de portar-ne. La figura adjunta il·lustra aquesta estructura iterativa.<br />
Fn<br />
An–1<br />
A B<br />
Co<br />
HA<br />
S<br />
Fn–1<br />
Cn–1<br />
An–2<br />
A B<br />
Co<br />
HA<br />
S<br />
Fn–2<br />
Cn–2<br />
···<br />
A1<br />
A B<br />
Co<br />
HA<br />
S<br />
F1<br />
A0<br />
A B<br />
Degut a l'estructura iterativa d'aquest bloc, el seu retard de propagació és igual a n vegades el retard<br />
de propagació del bit de portar-ne de sortida d'un semisumador d'un bit.<br />
Si en aquesta estructura s'introdueix un 0 en comptes d'un 1 en el semisumador de pes 0, la sortida<br />
F coincidirà amb l'entrada A. Per tant, es pot implementar molt fàcilment un bloc funcional que faci<br />
les operacions de mantenir o incrementar una entrada A en binari natural en funció del valor d'una<br />
entrada de mode M. Aquest bloc funcional és un cas particular d'unitat aritmètica, és a dir, d'un bloc<br />
funcional capaç de realitzar diverses operacions aritmètiques, indicant-se l'operació triada mitjançant<br />
unes entrades a l'efecte). En la figura adjunta es mostra el disseny d'aquesta unitat, caracteritzada<br />
per subministrar una sortida F igual a A quan el mode M és 0 i igual a A+1 quan el mode M és 1.<br />
Fn<br />
An–1<br />
A B<br />
Co<br />
HA<br />
S<br />
Fn–1<br />
Cn–1<br />
An–2<br />
A B<br />
Co<br />
HA<br />
S<br />
Fn–2<br />
Cn–2<br />
···<br />
C2<br />
C2<br />
A1<br />
A B<br />
Co<br />
HA<br />
S<br />
F1<br />
C1<br />
C1<br />
Co<br />
A0<br />
HA<br />
S<br />
F0<br />
A B<br />
Co<br />
HA<br />
S<br />
F0<br />
1<br />
M<br />
Fn<br />
Fn–1<br />
·<br />
F1<br />
F0<br />
F<br />
Página 3 de 10
ELECTRÒNICA T12<br />
3. UNITATS RESTADORES<br />
Una unitat restadora en binari natural seria un bloc funcional que realitzés la resta aritmètica de dos<br />
nombres en binari natural. El problema és que el resultat de restar dos nombres naturals no sempre<br />
és un nombre natural i, per tant, no sempre es pot representar en binari natural. El cert és que el<br />
resultat de la resta serà un enter (positiu o negatiu) i, per tant, cal considerar un altre tipus de<br />
codificació per representar-lo. En aquesta situació és habitual emprar la codificació en complement<br />
a 2 per representar el resultat, ja que l'ús d'aquesta codificació simplifica força, com es veurà més<br />
endavant, el disseny de la unitat restadora. És evident que la resta de dos nombres naturals A i B<br />
codificats amb n bits (0 A 2 n –1 i 0 B 2 n –1) és un nombre enter R codificable en complement a<br />
2 amb n+1 bits (–2 n +1 A–B 2 n –1). Aquesta resta en complement a 2 es pot obtenir de la següent<br />
forma, on (–B) és el complement a 2 de B i B' és el complement a 1 de B:<br />
R=A–B = A+(–B) = A+B'+1<br />
Per a que aquesta expressió sigui vàlida cal que tots els termes que apareixen en l'expressió emprin<br />
exactament el mateix tipus de codificació. Donat que R està expressat en complement a 2 de n+1<br />
bits, també ho hauran d'estar A, B i B'.<br />
Ara bé, les entrades corresponents al minuend A i al subtrahend B estan en binari natural i, per tant,<br />
sota la forma de vectors de n bits, (An–1,...,A1,A0) i (Bn– 1,...,B1,B0), sent els bits més significatius els<br />
de subíndex n–1 i els menys significatius els de subíndex 0. En conseqüència, aquest dos nombres<br />
s'han de transformar a complement a 2 de n+1 bits. Com A i B són positius, aquesta extensió es fa<br />
considerant dos bits addicionals de signe An i Bn de valor 0, els quals hom pot considerar existents<br />
només a nivell abstracte. El complement a 1 de B, és a dir B', serà també un vector de n+1 bits,<br />
(B'n,B'n– 1,...,B'1,B'0), sent el més significatiu el de subíndex n i el menys significatiu el de subíndex<br />
0. Donat que Bn és sempre 0, B'n serà sempre 1, valor que podem considerar existent només a nivell<br />
abstracte. Els altres n bits de B' es poden obtenir a partir dels n bits de B mitjançant n inversors, un<br />
per a cada bit. Pel que fa al resultat R, ve donat per un vector de n+1 bits, (Rn,Rn–1,...,R1,R0), sent el<br />
més significatiu el de subíndex n (bit de signe) i el menys significatiu el de subíndex 0.<br />
Així doncs, per implementar una unitat restadora com la indicada només cal emprar, a més a més<br />
dels n inversors indicats anteriorment, un sumador en binari natural de n+1 bits, connectant els n+1<br />
bits dels vectors A i B' a les entrades corresponents als sumands (A i B) i introduint un 1 com a bit<br />
de portar-ne d'entrada (C0). Els n+1 bits del resultat R seran els n+1 bits de suma (S) subministrats pel<br />
sumador.<br />
Ara bé, com An és sempre 0 i B'n és sempre 1, es pot eliminar el sumador d'un bit corresponent al bit<br />
de pes n si es té present que el bit més significatiu de la suma Sn ha de ser igual al complement del<br />
bit de portar-ne del mateix pes Cn (Sn=01Cn=C'n). En conseqüència, es pot emprar un sumador<br />
de només n bits, que sumarà els n bits menys significatius dels vectors A i B', més un inversor. El<br />
resultat R serà la concatenació del complement del bit de portar-ne de sortida (Cn), com a bit més<br />
significatiu (bit de signe), i els n bits de suma (S), com a bits menys significatius. La figura adjunta<br />
mostra un esquema d'aquesta darrera implementació.<br />
1<br />
A<br />
B<br />
n<br />
n<br />
B'<br />
Simbolitza n inversors<br />
n<br />
C0<br />
A<br />
B<br />
SUMADOR<br />
Cn<br />
S<br />
n<br />
Rn (signe)<br />
Rn–1···R0<br />
R<br />
Página 4 de 10
ELECTRÒNICA T12<br />
4. UNITATS SUMADORES/RESTADORES<br />
Una unitat sumadora/restadora en binari natural és una unitat aritmètica capaç de realitzar les<br />
operacions aritmètiques de suma i resta de dos operands en binari natural en funció del valor d'una<br />
entrada de mode M. Els dos operands d'entrada es codifiquen habitualment amb el mateix nombre<br />
de bits (n bits) i per això es diu que la unitat sumadora/restadora és de n bits.<br />
Com s'ha vist en l'apartat 1, la suma de dos nombres naturals A i B codificats amb n bits (0 A 2 n –1<br />
i 0 B 2 n –1) és un nombre natural codificable amb n+1 bits (0 A+B 2 n+1 –2 < 2 n+1 –1). Aquesta<br />
suma es pot implementar amb un sumador encadenable de n bits amb el bit de portar-ne d'entrada<br />
C0 connectat al valor 0 que sumi els vectors A i B.<br />
Com s'ha vist en l'apartat 3, la resta de dos nombres naturals A i B codificats amb n bits (0 A 2 n –1<br />
i 0 B 2 n –1) és un nombre enter codificable en complement a 2 amb n+1 bits (–2 n +1 A–B 2 n –1).<br />
Aquesta resta es pot implementar amb n inversors, que s'utilitzen per obtenir el complement a 1 del<br />
subtrahend B', més un sumador encadenable de n bits amb el bit de portar-ne d'entrada C0 connectat<br />
al valor 1 que sumi els valors A i B', més un altre inversor per invertir el valor del bit de portar-ne<br />
de sortida Cn d'aquest sumador.<br />
Aquests dos circuits es poden combinar en un de sol substituint els inversors per portes XOR de<br />
dues entrades i controlant la funcionalitat del conjunt mitjançant una entrada de mode M. La figura<br />
adjunta mostra un esquema de la implementació proposada.<br />
M<br />
A<br />
B<br />
0/1<br />
n<br />
n<br />
Simbolitza n portes<br />
B/B'<br />
n<br />
C0<br />
A<br />
B<br />
SUMADOR<br />
Cn<br />
S<br />
n<br />
Fn<br />
Fn–1···F0<br />
En efecte, quan l'entrada de mode M és 0, les portes XOR presenten el valor de l'operand B a la<br />
seva sortida (Bi 0 = Bi) i el sumador realitza l'operació A+B+0 = A+B (suma d'A i B). El bit més<br />
significatiu del resultat coincideix amb el bit de portar-ne de sortida Cn del sumador (Cn 0 = Cn).<br />
En canvi, quan l'entrada de mode M és 1, les portes XOR presenten el complement a 1 de l'operand<br />
B a la seva sortida (Bi 1 = B'i) i el sumador realitza l'operació A+B'+1 = A–B (resta d'A i B). El<br />
bit més significatiu del resultat coincideix amb el complementari del bit de portar-ne de sortida Cn<br />
del sumador (Cn 1 = C'n).<br />
Cal tenir en compte que la sortida F de la unitat aritmètica implementada està codificada en binari<br />
natural quan es fa l'operació de suma (M = 0) i en complement a 2 quan es fa la resta (M = 1). Si es<br />
desitja un format únic de sortida compatible per a tots dos casos, cal anar a una sortida capaç de<br />
representar tots els nombres enters compresos entre el –2 n +1 (extrem inferior de la resta) i el 2 n+1 –2<br />
(extrem superior de la suma). Per tant, cal considerar un nombre enter F codificat en complement a 2<br />
amb n+2 bits (–2 n+1 F 2 n+1 –1). La sortida F serà un vector de n+2 bits, (Fn+1,Fn,Fn–1,...,F1,F0),<br />
sent el bit més significatiu el de subíndex n+1, que actuarà com a bit de signe, i el menys significatiu<br />
el de subíndex 0. En el cas de la suma (M = 0), el bit de signe de F ha de ser 0, ja que el resultat és<br />
sempre positiu, mentre que la resta de bits de F coincidiran amb els subministrats pel sumador, ja<br />
que els nombres positius en complement a 2 es codifiquen com en binari natural. En el cas de la<br />
resta (M = 1), el bit de signe de F ha de ser el bit de signe subministrat pel circuit (Fn) i la resta de<br />
bits de F coincidiran amb els subministrats pel sumador, ja que només cal expandir el signe dels<br />
F<br />
Página 5 de 10
ELECTRÒNICA T12<br />
nombres enters en complement a 2 quan es volen codificar amb més bits. Per tant, Fn+1 = M Fn. La<br />
figura adjunta mostra un esquema de la implementació proposada.<br />
M<br />
A<br />
B<br />
0/1<br />
n<br />
n<br />
Simbolitza n portes<br />
B/B'<br />
5. COMPARADORS D'IGUALTAT<br />
n<br />
C0<br />
A<br />
B<br />
SUMADOR<br />
Cn<br />
S<br />
n<br />
Fn+1 (signe)<br />
Fn<br />
Fn–1···F0<br />
Un comparador d'igualtat és un bloc funcional que compara dos vectors A i B del mateix nombre de<br />
bits subministrant una sortida indicativa de si ambdós vectors són iguals. Òbviament, un comparador<br />
d'aquest tipus permet comparar dos nombres en binari natural de n bits per veure si són iguals.<br />
Donat que els nombres d'entrada A i B són vectors de n bits, (An–1,...,A1,A0) i (Bn–1,...,B1,B0), sent<br />
els bits més significatius els de subíndex n–1 i els menys significatius els de subíndex 0, el disseny del<br />
comparador es pot basar en comparar els bits del mateix pes amb portes XOR de dues entrades (la<br />
sortida serà 0 si els dos bits són iguals; altrament serà 1) i en agregar totes les comparacions dels bits<br />
de cada pes mitjançant una porta NOR (la sortida serà 1 si els resultats de totes les comparacions són<br />
0, és a dir, si per a tots els pesos els dos bits són iguals; altrament serà 0). La figura adjunta mostra<br />
dues representacions del disseny proposat.<br />
An–1<br />
·<br />
A1<br />
A0<br />
Bn–1<br />
·<br />
B1<br />
B0<br />
·<br />
6. COMPARADORS <strong>EN</strong>CAD<strong>EN</strong>ABLES<br />
(A=B)<br />
A<br />
n<br />
B<br />
n<br />
Simbolitza<br />
n portes<br />
de 2 entrades<br />
n<br />
Simbolitza<br />
una porta<br />
de n entrades<br />
F<br />
(A=B)<br />
Un comparador en binari natural és un bloc funcional que compara dos nombres en binari natural, A<br />
i B, subministrant per regla general indicacions (A>B), (A=B) i (A
ELECTRÒNICA T12<br />
Les entrades A i B venen donades per vectors de n bits, (An–1,...,A1,A0) i (Bn–1,...,B1,B0), sent els<br />
bits més significatius els de subíndex n–1 i els menys significatius els de subíndex 0. La figura adjunta<br />
mostra, en forma de bloc funcional, dues possibles representacions d'un comparador encadenable de<br />
n bits.<br />
(A>B)i<br />
(A=B)i<br />
(AB)o<br />
(A=B)o<br />
(AB)i<br />
(A=B)i<br />
(AB)o<br />
(A=B)o<br />
(AB)i = 0, (A=B)i = 1 i (Ai<br />
=i<br />
ELECTRÒNICA T12<br />
propagació d'un comparador. La figura adjunta mostra, a tall d'exemple, una implementació en<br />
forma d'arbre convergent d'un comparador de 16 bits a partir de comparadors de 4 bits. Aquesta<br />
implementació empra un total de cinc comparadors de 4 bits, un més que la implementació anterior,<br />
dels quals quatre en el primer nivell i un en el segon. El seu retard de propagació és dues vegades el<br />
retard de propagació d'un comparador de 4 bits, la meitat que en la implementació anterior.<br />
A15···A12 B15···B12<br />
>o<br />
=o<br />
i<br />
=i<br />
o<br />
=o<br />
B)o<br />
(A=B)o<br />
(Ao<br />
=o<br />
i<br />
=i<br />
B) (Ao<br />
=o<br />
i<br />
=i<br />
o<br />
=o<br />
B)o i (AB) i Y = (AB)o = 1 i (AB)o = 0 i (AB)o = 0 i (A
ELECTRÒNICA T12<br />
sortides del comparador del segon nivell indiquen que A és més petit que B, la qual cosa és correcta. I<br />
així successivament.<br />
Finalment, quan els dos valors binaris A15...A0 i B15...B0 són iguals, tots els comparadors del primer<br />
nivell generen unes sortides (A>B)o = 0 i (A
ELECTRÒNICA T12<br />
8. MULTIPLICADORS<br />
Un multiplicador en binari natural és un bloc funcional que realitza el producte aritmètic de dos<br />
nombres en binari natural, subministrant el resultat també en binari natural. Els dos factors solen<br />
codificar-se amb el mateix nombre de bits (n bits) i per això es diu que el multiplicador és de nn<br />
bits. És evident que el producte de dos nombres naturals A i B codificats amb n bits (0 A 2 n –1 i<br />
0 B 2 n –1) és un nombre natural codificable amb 2n bits (0 AB 2 2n –2 n+1 +1 < 2 2n –1).<br />
El factors A i B venen donats per vectors de n bits, (An–1,...,A1,A0) i (Bn–1,...,B1,B0), sent els bits<br />
més significatius els de subíndex n–1 i els menys significatius els de subíndex 0. El producte P ve<br />
donat per un vector de 2n bits, (P2n–1,...,P1,P0), sent el bit més significatiu el de subíndex 2n–1 i el<br />
menys significatiu el de subíndex 0. La figura adjunta mostra, en forma de bloc funcional, una<br />
possible representació d'un multiplicador de nn bits.<br />
A<br />
B<br />
n<br />
n<br />
<br />
Un multiplicador de nn bits es pot implementar de moltes formes, la més senzilla basant-se en<br />
calcular els productes parcials ABi del multiplicand A per cada bit Bi del multiplicador B, per<br />
posteriorment sumar tots aquests productes parcials tenint en compte el seu pes. Aquests productes<br />
parcials són vectors de n bits, ja que quan Bi és 0, el producte és 0 = (0,...,0,0), mentre que quan Bi<br />
és 1, el producte és A = (An–1,...,A1,A0). En conseqüència, cadascun d'aquests productes parcials es<br />
pot implementar amb n portes AND, cadascuna destinada a fer el producte lògic d'un bit Aj del<br />
multiplicand pel bit Bi del multiplicador. Per fer la suma dels n productes parcials només cal emprar<br />
n–1 sumadors de n bits com els vistos al principi d'aquest capítol.<br />
En el tema sobre processament de dades (T22) es detallarà la implementació de varis multiplicadors<br />
en binari natural.<br />
2n<br />
P<br />
Página 10 de 10