Deliverables and Services - IHP Microelectronics

A U S G E w ä H L T E P R O J E K T E – S E L E C T E d P R O J E C T S
Die ECL-Zellbibliothek richtet sich in erster Linie an
Anwender, die bereits Erfahrung mit der Entwurfsumgebung
Cadence Virtuoso sowie mit dem Design Kit des
IHP haben. Für MPW-Nutzer des IHP ist als geprüfte
Version in SGB25VD verfügbar:
- Ein Satz von ca. 40 Zellen für logische Grundfunktionen
in Cadence (Layout und Schaltbild),
- Treiber und Konverter von und zu den
verschiedenen Logikpegeln CMOS, pECL, LVDS,
- VCOs und spezielle Biasing-Schaltungen,
- Eine digitale Verhaltensbeschreibung der Zellen
in VHDL, einschließlich Zeitverhalten und
Lastabhängigkeit, auch für differentiellen Betrieb.
Für die ECL-Synthese komplexerer Schaltungen wird
in einem ersten Schritt die Logiksynthese analog zur
CMOS-Synthese mit einem Standardwerkzeug ausgeführt,
dem eine CMOS-ähnliche Nachbildung der ECL-
Zellbibliothek zugrunde liegt. Dabei kann man durch
Power- und Timing-Constraints das Design in einem
weiten Bereich auf die Anforderungen der Applikation
abstimmen (Abb. 15). Ein zweiter Schritt mit einem
in Entwicklung befindlichen Werkzeug führt das Syntheseergebnis
zurück auf die ECL-Zellen der Zellbibliothek
und erzeugt differentielle Signale. Das Ergebnis
ist eine Netzliste, die für das weitere Design auf Basis
der ECL-Zellbibliothek unter Cadence verwendet werden
kann. Für diese neuartige Synthese ultraschneller Digitalschaltungen
bietet das IHP einen durchgängigen
Design-Service (einschließlich Layoutgenerierung und
Verifikation) an.
the eCl cell library mainly addresses users who are
already experienced in the use of Cadence Virtuoso as
well as with the IHp design kit. For MpW-clients a first
tested version in SGB25VD is available, including:
- A Cadence-based set of 40 cells for basic logical
function in layout and schematic,
- Drivers and converters to and from the different
logical levels of CMoS, peCl, and lVDS,
- VCos (Voltage Controlled oscillators) and biasing
circuits,
- A digital behavioral description of the cells in
VHDl including timing and load dependency for
both differential and single-ended mode.
the eCl synthesis of more complex circuits is done
in two steps. Firstly, the logic synthesis is executed
similarly to CMoS synthesis using a standard synthesis
tool and an eCl cell library derivative in CMoS
style. In this process the design can be adjusted in
a wide range to fit the application using power and
timing constraints. (Fig. 15). the next step based on
a self-developed tool converts the result back to the
eCl cells of the original cell library and generates differential
signals. this results in a net list suited for
further Cadence based design using the original eCl
cell library.
IHp offers a complete design service (incl. layout and
verification) for this novel and unique ultra highspeed
digital synthesis.
Abb.15: Verlustleistung in Abhängigkeit von der max. Datenrate
eines synthetisierten 8-Bit-Addierers in SGB25VD CMOS
und ECL.
Fig. 15: power versus data rate of a synthesized 8 bit adder in
SGB25VD CMoS and eCl logic, respectively.
A n n u A l R e p o R t 2 0 0 7