Deliverables and Services - IHP Microelectronics

A U S G E w ä H L T E P R O J E K T E – S E L E C T E d P R O J E C T S
Um all diese Anforderungen zu erfüllen wird der 12-Bit
1,5 GSps DAC in einer segmentierten Architektur mit
Stromsteuerung realisiert. Eine vorläufige BiCMOS-
Version eines 4-Bit-DAC mit 15 unären Stromquellen
wurde bereits implementiert und erfolgreich gemessen.
Damit wird 1 GSps erreicht. Abb. 9 zeigt das Ausgangs-
Frequenzspektrum dieses 4-Bit Sub-DAC für ein rekonstruiertes
Sinussignal von 100 MHz bei einer Abtastrate
von 1 GHz. Die SFDR (störungsfreier Dynamikbereich)-
Performance entspricht 10 Bit Linearität. Derzeit ist
ein verbessertes Design für einen 12-Bit DAC mit einem
schnelleren unären Sub-DAC in Arbeit.
Ein 4-Bit 30 GSps DAC wurde bereits als Teil eines Multi-GHz
Designs für geringe bis mittlere Auflösung entworfen
und charakterisiert. Ein Chip-Foto dieses 4-Bit
Sub-DAC zeigt Abb. 10. Der DAC erreicht eine maximale
Sampling-Rate von 30 GSps mit 3,85 GHz Bandbreite
am Ausgang. Die Leistungsaufnahme beträgt insgesamt
455 mW. Ein 8-Bit 20 GSps segmentierter stromgesteuerter
DAC wurde bereits entworfen, wobei der
4-Bit 30 GSps DAC als LSB (Least significant Bit) Sub-
DAC genutzt wird. Derzeit wird dieser 8-Bit Schaltkreis
gefertigt.
to fulfill all these requirements the 12-bit 1.5 GSps
DAC will be implemented in a segmented current-controlled
architecture. A preliminary BiCMoS version of
a 4-bit unary sub-DAC has already been implemented
and successfully measured. It can work up to 1 GSps.
Fig. 9 represents the output frequency spectrum of
this 4-bit sub-DAC for a reconstructed sinusoidal of
100 MHz with a sampling rate of 1 GSps. SFDR (spurious
free dynamic range) performance corresponds
to 10 bit linearity. Currently an improved design of
12-bit DAC with a faster unary sub-DAC is under preparation.
A 4-bit 30 GSps DAC has already been designed and
characterized as part of a multi-GHz low to medium
resolution DAC design. A chip micrograph of this 4bit
sub DAC is presented in Fig. 10. the DAC achieves
a maximum sampling rate of 30 GSps with 3.85 GHz of
output bandwidth. total power dissipation is 455 mW.
An 8-bit 20 GSps segmented current-controlled DAC
has already been designed where the 4-bit 30 GSps
DAC is used as the lSB (least significant bit) sub-DAC.
Currently this 8-bit circuit is under fabrication.
A n n u A l R e p o R t 2 0 0 7