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Infrastruktur für Funktionaltest A U S G E w ä H L T E P R O J E K T E – S E L E C T E d P R O J E C T S Ziele des Projektes sind Aufbau und Betrieb einer geeigneten Infrastruktur für funktionalen Chiptest sowie der darauf basierende Testservice für interne und externe Kunden. Je nach Anforderungen ist die Infrastruktur in Bezug auf Hardware und Software anzupassen und zu erweitern. Im Rahmen des Projektes werden ASICs, Mikrokontroller, SRAMs und Flash-Speicher getestet, sowohl als Prototypen neuer Designs, als auch zur Ausbeute-Kontrolle und Prozessqualifizierung. Zentrales Element der Testinfrastruktur ist ein hochleistungsfähiger Produktionstester vom Typ Verigy 93000 SOC Pinscale in der folgenden Konfiguration: - Testchip-Stromversorgung - 8 unabhängige Kanäle, jeweils bis zu 8 A - Digitale Ressourcen - 288 bidirektionale Kanäle, 32M Vektorspeicher, Datenrate bis 800 Mbps - 32 Kanäle konfigurierbar als differentielle Hochgeschwindigkeitskanäle bis 1,8 Gbps - Analoge Ressourcen - 4,1 GSps Waveform-Generator - 320 MSps / 1 GHz Digitizer Aufgrund der Tester-per-Pin-Architektur können sämtliche Kanäle unabhängig voneinander programmiert und betrieben werden. Dies ermöglicht den effizienten Test komplexer SoCs, zum Beispiel können bei entsprechender Auslegung der Chips Logikkerne und Speicherblöcke gleichzeitig und unabhängig voneinander getestet werden. Weiterhin verfügt das System über Hardware- Unterstützung für Scan-Test und Speicher-Test. Zum Test von bereits verpackten Chips wird das Testsystem mit entsprechenden Interface-Platinen bestückt. Alternativ kann der Testkopf mit einem Waferprober vom Typ Accretech UF200 gekoppelt werden. In dieser Konfiguration können Chips über entsprechende Nadelkarten direkt auf dem Wafer getestet werden. Functional Test Infrastructure the goals of the project are to establish and operate an infrastructure suitable for functional chip testing as well as to provide testing services both for internal and external customers. Depending on changing requirements the infrastructure has to be adapted in terms of hardware and software. Within the frame of this project we test ASICs, microcontrollers, SRAMs and flash memories – both as prototypes of new designs and for yield control and process qualification. At the heart of the project we operate a Verigy 93000 SoC test system, a powerful production tester. Currently we have the following configuration: - Device power supply - 8 independent channels, each up to 8 A - Digital resources - 288 bidirectional channels, 32M vector memory, data rates up to 800 Mbps - 32 channels configurable as differential high speed channels up to 1.8 Gbps - Analog resources - 4.1 GSps waveform generator - 320 MSps / 1 GHz digitizer Due to the tester-per-pin architecture used in this system, all channels can be programmed and operated independently of each other. this allows the efficient test of complex SoCs, e.g. with an appropriate design it is possible to test logic cores and memory blocks concurrently and independently. Furthermore, the test system provides hardware support for scan and memory test. to allow testing of already packaged chips, suitable interface boards are attached to the test system. Alternatively the test head can be docked onto an Accretech uF200 wafer prober. In this configuration it is possible to test chips directly on wafer, using special probe cards. A n n u A l R e p o R t 2 0 0 7
Bis zu 25 Wafer können vollautomatisch verarbeitet werden, die Wafer können dabei in einem Temperaturbereich von -40 °C bis +125 °C temperiert werden. Die von den Designern gelieferten Testdaten werden mit Hilfe eines kommerziellen Software-Paketes zyklisiert und in das 93000 SOC Format konvertiert. Die Testergebnisse werden mittels im Rahmen des Projektes entwickelter Software-Pakete ausgewertet und aufbereitet. Abb. 6: Test System Verigy 93000 SOC. Fig. 6: test system Verigy 93000 SoC. Ein weiteres Software-Paket ermöglicht die detaillierte Analyse von Scan-Tests. Durch die Auslegung auf hohen Durchsatz im Produktionstest ist das 93K-Test System für interaktive Debugging-Zwecke nicht optimal geeignet. Aus diesem Grund wurde ein weiteres Testsystem speziell für das Debuggen von Prototypen angeschafft. 6 A n n u A l R e p o R t 2 0 0 7 A U S G E w ä H L T E P R O J E K T E – S E L E C T E d P R O J E C T S up to 25 wafers can be processed fully automatically; the wafers can be cooled or heated in a temperature range of -40 °C to +125 °C. the test data delivered by the designers are cyclized and translated into 93000 SoC format using a commercial software package. the test results are analyzed and test protocols are prepared using software tools developed in the scope of the project. Abb. 7: 93000 Test System an Waferprober UF200 gekoppelt. Fig. 7: 93000 test system docked to uF200 wafer prober. An additional software package allows detailed analysis of scan tests. Being designed and built for high throughput in a production test environment the 93k test system is not the first choice for debugging tasks. therefore a second test system was acquired specifically for the debugging of prototype devices.
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