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A u S G e w ä H L t e p r o J e K t e – S e L e C t e d p r o J e C t S
Systematische Testverfahren für asynchrone
Schaltungen
Das Ziel des Projektes ist die Erforschung neuer effizienter
Verfahren, die die Testbarkeit asynchroner Schaltungen
erhöhen und somit deren Einsatz in kommerziellen
Designs erlauben.
Mit der steigenden Integration heutiger digitaler und
Mischsignal-Schaltungen treten vermehrt Probleme
wie erhöhte elektromagnetische Interferenzen (EMI)
bei der Verwendung eines globalen Taktsignals auf.
Die Lösung dieser Probleme scheinen hier asynchrone
Schaltungen zu liefern, da diese den Einsatz eines globalen
Taktsignals und somit dessen negative Einflüsse
vermeiden. Innerhalb dieser Schaltungen werden die
Speicherelemente mittels sogenannter asynchroner
Handshake-Protokolle synchronisiert. Allerdings wird
diese Schaltungsdesignmethodik aufgrund fehlender
Designtools und der Tatsache, dass gängige Testverfahren
auf synchrone Schaltungen ausgerichtet sind,
nur selten in kommerziellen Designs angewendet. Die
Schwierigkeit beim Testen asynchroner Schaltungen
liegt in deren potentiell nicht-deterministischen Zeitverhalten
und damit verbunden in der Synchronisation
mit dem Hardwaretester. Darüberhinaus müssen spezielle
Eigenschaften der Schaltung, wie die Funktionalität
des Protokolls, verifiziert werden.
Aus diesen Gründen soll das Projekt neue, effiziente
Ansätze und Verfahrensweisen für den Test asynchroner
Schaltungen liefern. Bislang konnte ein optimiertes
Verfahren zur On-line Überwachung von asynchronen
Handshake-Protokollen entwickelt werden. Kern des
Verfahrens ist eine Prüfschaltung (AHPC), welche die
zur Kommunikation verwendeten Steuersignale zwischen
asynchron kommunizierenden Schaltungsblöcken
während des laufenden Betriebs (on-line) überwacht
und ein Indikatorsignal im Falle eines Fehlers setzt
(s. f1 und f2 in Abb. 5). Eine solche Realisierung erleichtert
den systematischen Test der Gesamtschaltung
und soll in künftigen asynchronen ICs zur Erhöhung der
Testbarkeit, der Testabdeckung und der Diagnosefähigkeit
beitragen. Der Vorteil des entwickelten Verfahrens
gegenüber bekannten Verfahren ist der drastisch reduzierte
Flächenaufwand, der den Einsatz einer solchen
Systematic test Methods for
Asynchronous Circuits
The goal of this project is the development of efficient
methods that enhance the testability of asynchronous
circuits. This will enable the asynchronous circuit design
methodology to be applied in commercial designs.
With the increasing integration of current digital and
mixed-signal circuits many problems related to a global
clock, e.g. increased electro-magnetic interference
(EMI), are encountered. Asynchronous circuits seem to
be a solution for these problems, since they avoid the
usage of a global clock signal and, therefore, its disruptive
effects. In comparison to synchronous circuits
the memory elements are synchronized via a so-called
asynchronous handshake protocol. However, there
are two aspects that currently inhibit the usage of the
asynchronous circuit design methodology in commercial
designs. First of all, there are only few tools available
that support this design technique. Secondly, almost
all standard test techniques are targeted towards
synchronous circuits, only. The problem of testing
asynchronous circuits lies in their potentially non-deterministic
timing behaviour and, consequently, in the
synchronization with the hardware tester. Additionally,
the special properties, e.g., the functionality of the
asynchronous protocol, have to be verified.
For this reason the project shall provide new, efficient
test approaches and techniques for asynchronous circuits.
Up to now, an optimized on-line checking method
for asynchronous handshake protocols has been
developed. The core of this method is a checking circuitry
(AHPC) that observes the control signals of two
asynchronously communicating modules during normal
operation mode (on-line) of the circuit. In case of
an error the circuit raises an indicator signal (see f1
and f2 in Fig. 5). This enables a systematic test of the
circuit, since failures due to erroneous data transmissions
can be easily detected. Thus, the checking scheme
shall be integrated in future asynchronous ICs in order
to increase the testability, test coverage, and diagnosis
capabilities of the circuit. The major advantage of
the provided technique is the drastically reduced area
requirement that now enables this technique to be ap-
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