Repaso de Arquitectura y Organización

Repaso de Arquitectura y
Organización
Criterios de clasificación
v.2013
William Stallings, Organización y Arquitectura de Computadores, 8ª ed, 2010
Andrew S. Tanenbaum, Organización de Computadoras, 4ª ed, 2000
John Hennessy – David Patterson
Arquitectura de Computadores – Un enfoque cuantitativo
(1ª ed, 1990, cap 1 a 5) (4ª ed, 2007, cap 1 & ap. B)
http://electro.fisica.unlp.edu.ar/arq/

Arquitectura de Computadoras
Contenido de la clase
Introducción, repaso de Arquitectura I, bibliografía.
Definición de Arquitectura de Computadoras.
Prehistoria e historia de las computadoras.
Clasificación según el repertorio de instrucciones.
Clasificación según la organización.
Clasificación según la tecnología.
Clasificación según la aplicación.
Objetivos de la materia.
2

Arquitectura de Computadoras
Introducción
COMPUTADORA
Dispositivo electrónico, digital y programable, utilizado para el
procesamiento y/o manipulación de información.
Representación digital de la información. Sistemas numéricos posicionales
en base 2. Operaciones aritméticas implementadas con lógica. Otros tipos
de información.
El programa almacenado. Arquitectura de von Neumann. Tipos de
instrucciones. Codificación ISA.
Organización mínima. Datapath (REG y ALU) + UC. Buses.
Programas y algoritmos. Re-programabilidad vs. sistemas dedicados.
Hardware vs. software.
El ciclo de instrucción. Interrupciones. Sistema de entrada/salida.
La jerarquía de memoria. Localidad. MMU. Cache.
Programación de alto nivel y sistemas operativos.
3

Arquitectura de Computadoras
Bibliografía básica Arq I
STAL TANN NULL
Introducción 1-2 1 1
Números A A-B 2
Sistemas digitales 8 3 3
Von Neumann y buses 3 2-3 4
Repertorio de instrucciones 9-10 4-5 5
Memoria 4-5 2 6
Entrada/salida 6 2 7
Sistemas operativos 7 6 8
Arquitectura II 11-16 8 9-10
4

Arquitectura de Computadoras
Arquitectura II
Diferentes formas de paralelismo
PRIMERA PARTE: PARALELISMO DENTRO DEL PROCESADOR
Arquitectura RISC, segmentación y sistema de caché
Procesadores superescalares y VLIW
DSP y GPU
SEGUNDA PARTE: PARALELISMO ENTRE PROCESADORES
Procesadores SIMD y Vectoriales
Arquitecturas MIMD
Clusters
5

Arquitectura de Computadoras
Definición
LÓGICA (Software?)
Diseño de
computadoras
ISA (INSTRUCTION SET ARCHITECTURE): Diseño a nivel del
lenguaje de máquina, visible para el programador o compilador.
Repertorio de instrucciones, registros, tipo y tamaño de operandos,
modos de direccionamiento.
IMPLEMENTACIÓN (Hardware?)
ORGANIZACIÓN: Estructura del bus, diseño CPU, sistema de
memoria, cache, ciclo de instrucción.
TECNOLOGÍA: Diseño lógico, integración, encapsulado, potencia.
“La arquitectura de computadoras, como otras arquitecturas, es el arte de
determinar las necesidades del usuario de una estructura y luego
diseñarla para satisfacer dichas necesidades tan eficientemente como sea
posible dentro de ciertas limitaciones económicas y tecnológicas.”
Frederick P. Brooks, IBM, 1962.
6

Ejemplos
Aplicación de procesamiento de señales:
La ARQUITECTURA, dispone de MAC, MUL o nada? (ISA); cuántos ciclos
demora? (ORG); cuál es la frecuencia de trabajo/consumo de potencia?
(TEC).
Procesadores Intel
Dos procesadores con idéntica ISA pero diferente ORG: Celeron y
Celeron D.
Dos procesadores con idénticas ISA y ORG, pero diferente tecnología:
Celeron 1GHz y Celeron 2.8GHz.
Dos procesadores con diferentes ISA, ORG y Tecnología: Celeron e
Itanium.
ERROR COMÚN
Suponer que dos procesadores con idéntica ISA
se pueden comparar por su reloj
OTROS EJEMPLOS
Computadora óptica (cambiando Tec puedo mantener la ISA y ORG)
Computadora analógica (cambia ORG)
Computadora vectorial (cambia ISA y ORG) 7

Arquitectura de Computadoras
Prehistoria: arq de 8/16 bits
4004 (4-bit 640B) 1971
8008 (8-bit 16KB) 1972
8080 (8-bit 64KB) 1972
8086 (16-bit 16MB) 1978
8088 (8/16-bit) 1980
IBM PC
6800 (8-bit 64KB) 1973
68000 (16/32-bit 16MB) 1979
68008 (8/16-bit) 1982
Apple II/Mac Personal Computer
8

Arquitectura de Computadoras
Historia: arq de 32 bits
Después de 30 años de existencia de las computadoras y 10 de los
microprocesadores [Null, Cap 1], se produce un renacimiento de la
Arquitectura en la década del 80, principalmente por dos motivos:
LENGUAJES DE ALTO NIVEL: Desaparece la programación en
assembler, por lo tanto no es necesaria la compatibilidad de código
objeto.
SISTEMAS OPERATIVOS: Se reducen el costo y el riesgo de lanzar al
mercado una nueva arquitectura.
Nacimiento de las nuevas Arquitecturas RISC:
− ILP (pipeline + superescalares)
− CACHE
Crecimiento sostenido durante 20 años (ley de Moore)
9

Número de transistores por integrado.
Duplica cada dos años, crecimiento exponencial sostenido.
10

Capacidad de los discos rígidos para PC (en GB)
Crecimiento exponencial sostenido.
11

Performance relativa a VAX-11 (1978)
Crecimiento exponencial sostenido (1986­2002). Luego desaceleración (a pesar de
que tanto la densidad de transistores como el resto de las tecnologías acompañaron).
El aumento del número de transistores no repercute directamente en la performance.
12
Depende de los avances en ARQUITECTURA, tanto en hardware como en software.

Arquitectura de Computadoras
Clasificaciones
Según la arquitectura del repertorio de
instrucciones (ISA)
Según la organización
Según la tecnología
Según la aplicación
13

Arquitectura de Computadoras
Clasificación a nivel lenguaje de
máquina (ISA)
1. Clase: Número y almacenamiento de operandos. Además de
memoria, dónde? Utilización de registros.
2. Direccionamiento de memoria. Byte ordering (endianness).
Alineación.
3. Modos de direccionamiento. Cantidad. Puede cualquiera de los
operandos estar en memoria?
4. Tipo y tamaño de los operandos.
5. Tipos y variedad de operaciones.
6. Control de flujo.
7. Codificación del repertorio de instrucciones.
ORTOGONALIDAD
Todos los modos de direccionamiento y
todos los tipos de datos disponibles
para todas las instrucciones.
Gran ventaja para los compiladores.
8. Interrupciones y modos privilegiados (user, supervisor,protected).
14

Clasificación a nivel lenguaje de máquina
Almacenamiento de operandos
Add A,B,C
TAXONOMÍA DE PATTERSON: PILA, ACC, R-M, R-R, M-M
15

Clasificación a nivel lenguaje de máquina
Número de operandos
16

17

EJEMPLO: Velocidad vs. Densidad de código
Analizaremos el impacto de dos problemas diferentes:
M3 = M1 + M2
Suma de dos enteros
Bn = (An + An­1)/2
Filtro en punto fijo
Sobre tres arquitecturas diferentes:
MM
Arquitectura Memoria-Memoria
RM
Arquitectura Registro-Memoria
RR
Arquitectura Registro-Registro
18

M3 = M1 + M2
ADD M1,M2,M3
MM
9c
F­D­CO1­TR1­C02­TR2­E­CO3­TR3 = 9c
LOAD R1,M1
ADD R1,M2
STORE R1,M3
(4c)
(5c)
(4c)
RM
13c
LOAD: F­D­CO­TR = 4c
ADD: F­D­CO­TR­E = 5c
LOAD R1,M1
LOAD R2,M2
ADD R1,R2,R3
STORE R3,M3
(4c)
(4c)
(3c)
(4c)
RR
15c
LOAD: F­D­CO­TR = 4c
ADD: F­D­E = 3c
19

M3 = M1 + M2
Bn = (An + An­1)/2
ADD M1,M2,M3
MM
F­D­CO1­TR1­C02­TR2­E­CO3­TR3 = 9c
9c
ADD An,An­1,Bn
DIV Bn,#2,Bn
MM
18c
LOAD R1,M1 (4c)
ADD R1,M2 (5c)
STORE R1,M3 (4c)
LOAD: F­D­CO­TR = 4c
RM
13c
LOAD R1,An­1
ADD R1,An
DIV R1,#2
STORE R1,Bn
(4c)
(5c)
(5c)
(4c)
RM
18c
ADD: F­D­CO­TR­E = 5c
LOAD R1,M1 (4c)
LOAD R2,M2 (4c)
ADD R1,R2,R3 (3c)
STORE R3,M3 (4c)
LOAD: F­D­CO­TR = 4c
ADD: F­D­E = 3c
RR
15c
LOAD R1,An
ADD R1,R2,R3
DIV R3,#2,R3
STORE R3,Bn
ADD R1,#0,R2
(4c)
(3c)
(3c)
(4c)
(3c)
RR
20
17c

M3 = M1 + M2
Bn = (An + An­1)/2
1
ADD M1,M2,M3
MM
F­D­CO1­TR1­C02­TR2­E­CO3­TR3 = 9c
9c
ADD An,An­1,Bn
DIV Bn,#2,Bn
MM
18c
1
3
LOAD R1,M1 (4c)
ADD R1,M2 (5c)
STORE R1,M3 (4c)
LOAD: F­D­CO­TR = 4c
ADD: F­D­CO­TR­E = 5c
RM
13c
LOAD R1,An­1
ADD R1,An
DIV R1,#2
STORE R1,Bn
(4c)
(5c)
(5c)
(4c)
RM
18c
2
4
LOAD R1,M1 (4c)
LOAD R2,M2 (4c)
ADD R1,R2,R3 (3c)
STORE R3,M3 (4c)
LOAD: F­D­CO­TR = 4c
ADD: F­D­E = 3c
RR
15c
LOAD R1,An
ADD R1,R2,R3
DIV R3,#2,R3
STORE R3,Bn
ADD R1,#0,R2
(4c)
(3c)
(3c)
(4c)
(3c)
RR
21
17c
2.5

Clasificación a nivel lenguaje de máquina
Modos de direccionamiento
22

Clasificación a nivel lenguaje de máquina
Repertorio de instrucciones
Todas las arquitecturas disponen de un repertorio
compuesto al menos por las tres primeras categorías.
23

Clasificación a nivel lenguaje de máquina
Tipo y tamaño de operandos
Arquitecturas con operandos de 8, 16, 32 o
64 bits.
Operandos enteros y/o punto flotante
(simple y doble precisión).
RISC vs CISC
(largo fijo vs.
variable)
CODIFICACIÓN DEL SET DE INSTRUCCIONES
Tamaño de los programas
Implementación del procesador (ORG+TECH)
24

Arquitectura de Computadoras
Clasificación según la organización
Estructura interna de la CPU
La unidad de control (microprogramada vs. cableada)
El camino de los datos (Datapath = Registros + ALU)
El ciclo de instrucción, segmentación
Escalaridad
Cache de datos e instrucciones
CPI, latencia
Productividad (throughput)
… PARALELISMO ...
25

Clasificación según la organización
CU & Datapath
26

Clasificación según la organización
Registros
Para llevar a cabo el ciclo de instrucción (CAPTACION-
DECODIFICACION-EJECUCION-INTERRUPCION) la CPU necesita
registros de almacenamiento temporario.
Registros visibles
a) Usos generales: pueden utilizarse en cualquier operación.
b) Uso específico: para datos o direcciones (ej. puntero de
segmento).
Registros de control
PC (puntero), IR (instrucción), MAR (dirección) y MBR (datos)
Registros de estado
PSW (program status word)
27

Clasificación según la organización
El ciclo de instrucción
MEMORIA
CAPTACION DE
CAPTACION DE
LA INSTRUCCION
LA INSTRUCCION
F
UC
DECODIFICACION
DECODIFICACION
D
ALU
CALCULO DIR
CALCULO DIR
DEL OPERANDO
DEL OPERANDO
CO
MEMORIA
CAPTACION DEL
CAPTACION DEL
OPERANDO
OPERANDO
FO
ALU
EJECUCION DE
EJECUCION DE
LA INSTRUCCION
LA INSTRUCCION
E
28

Arquitectura de Computadoras
Clasificación según la TECNOLOGÍA
Tecnologías que condicionan el diseño de la ISA:
Circuitos integrados (densidad de transistores 55%/año)
DRAM semiconductora (densidad celdas 40-60%/año)
Discos magnéticos (capacidad 100%/año)
Networking (ancho de banda 100%/año)
La ISA debe sobrevivir a lo largo de ciclos de 5 años (2 de
diseño + 3-2 de producción).
29

Tecnología de integración
Tecnología del proceso CMOS (½ celda DRAM, expected average halfpitch
of a memory cell).
180
180
nm
nm
2000
2000
PII
PII
130
130
nm
nm
2001
2001
PIII
PIII
90
90
nm
nm
2003
2003
P4
P4
y
y
PPC
PPC
65
65
nm
nm
2006
2006
Core2,
Core2,
PS3
PS3
45
45
nm
nm
2008
2008
Xeon,
Xeon,
PS3slim,
PS3slim,
Power7
Power7
32
32
nm
nm
2010
2010
Core
Core
i3
i3
i5,
i5,
AMD
AMD
FX
FX
22
22
nm
nm
2012
2012
Core
Core
i7
i7
16
16
nm
nm
2014?
2014?
LIMITE?
LIMITE?
gate
gate
5
5
nm
nm
→
→
tunneling
tunneling
11
11
nm
nm
2015?
2015?
nanoelectrónica
nanoelectrónica
Un elemento más pequeño implica mayor cantidad de transistores
disponibles, conmutación más rápida, menor energía y menor
temperatura.
30

Tecnología de integración (cont)
Límites al tamaño del intregrado:
Potencia (max ~70W)
Yield del waffer (cuántos fallan)
Encapsulado (número de patas)
Condiciona la cantidad disponible de
transistores. Compromiso entre:
CU (cantidad de instrucciones y modos
de direccionamiento)
Registros (cantidad y tamaño)
ALU (funcionalidad, fp?)
CACHE
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Function Transistor count
DOBLA CADA
DOS AÑOS
NOT 2
BUF 4
NAND 2-input 4
NOR 2-input 4
AND 2-input 6
OR 2-input 6
NAND 3-input 6
NOR 3-input 6
XOR 2-input 6
XNOR 2-input 8
MUX 4-input 24
Adder full 28
Latch, D gated 8

Intel 8086 29,000 1978 Intel 3 μm 33 mm²
Intel 8088 29,000 1979 Intel 3 μm 33 mm²
Motorola 68000 68,000 1979 Motorola 4 μm 44 mm²
Intel 80286 134,000 1982 Intel 1.5 µm 49 mm²
Intel 80386 275,000 1985 Intel 1.5 µm 104 mm²
Intel 80486 1,180,235 1989 Intel 1 µm 173 mm²
Pentium 3,100,000 1993 Intel 0.8 µm 294 mm²
ARM 7 600,000 1994 ARM ...
Pentium II 7,500,000 1997 Intel 0.35 µm 195 mm²
Pentium III 9,500,000 1999 Intel 0.25 µm 128 mm²
Pentium 4 42,000,000 2000 Intel 180 nm 217 mm²
Itanium 2 592,000,000 2004 Intel 130 nm 432 mm²
Cell 241,000,000 2006 IBM 90 nm 221 mm²
Core 2 Duo 291,000,000 2006 Intel 65 nm 143 mm²
ARM Cortex-A9 26,000,000 2007 ARM ...
Xeon Phi 5,000,000,000 2012 Intel 22 nm
GK110 Kepler 7,080,000,000 2012 NVIDIA 28 nm 561 mm²
Virtex-7 6,800,000,000 2011 Xilinx 28 nm
Memoria: 1 bit = 1 FF = 8 transistores
16GB = 128,000,000,000 transistores
(memorias flash, pendrive?)

Arquitectura de Computadoras
Clasificación según la aplicación
Por qué existen arquitecturas tan diferentes? Cuál es mejor?
DISCUSIÓN: Equivalente con la industria automotriz.
Diseño de alto rendimiento
SERVERS ($5K) [cómputo masivo, gráficos]
Availability, reliability, scalability, throughput.
Diseño de bajo costo
EMBEDDED SYSTEMS ($50) [consolas, switches]
Minimización de memoria y potencia.
Diseño costo/rendimiento
DESKTOP ($500) [debe incluir sw!]
Marketing vs. rendimiento, información incompleta o vaga,
medidas inapropiadas, recurrir a la popularidad.
34

Móvil: ARM
– Celulares y reproductores multimedia
– Consolas de mano
– Tablets y PDA
Desktop: Intel/AMD
– PC, laptop.
High Performance: IBM POWER
– Servidores para cálculo masivo
– Consolas de juego de 7ª generación
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Consolas de juego
4ta Generación 5ta Generación 6ta Generación 7ma Generación
Año 1990 1995 2000 2005
Bits 16b 32b 64b 128b
SEGA
NINTENDO
SONY
MICROSOFT
Sega Génesis
Motorola 68000
Super Nintendo
WDC W65C816
Sega Saturn
Hitachi SupeH RISC
Nintendo 64
MIPS R4200
PlayStation
MIPS 3000
Sega Dreamcast
Hitachi SuperH RISC
Nintendo Gamecube
POWER Gekko
PlayStation II
Emotion Eng. (MIPS)
Xbox
Pentium III
Nintendo Wii
POWER Broadway
PlayStation III
POWER Cell
Xbox 360
POWER Xenon
Soporte Cartridge CD DVD Bluray
Conectividad Ethernet WiFi
Equiv PII/PowerPC PIII/PIV/AMD K7 Core/ADM64
IBM POWER
Broadway 90nm 730MHz Gekko ??
Xenon 65nm 3.2GHz 3 PPE simétrico
Cell 45nm 3.2GHz 1 PPE + 7 SPE
36

Arquitectura de Computadoras
RESÚMEN
Arquitectura
de
computadoras
SW
HW
DISEÑO DEL REPERTORIO
DE INSTRUCCIONES (ISA)
Implementación
ORGANIZACION
TECNOLOGIA
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PRÁCTICA DE REPASO
Arquitecturas ARM
CLASIFICAR, SEGÚN LOS CRITERIOS EXPUESTOS, LOS PROCESADORES
ARM7, ARM7TDMI, ARM9, ARM11
ARM Cortex-A, ARM Cortex-M0/1/3/4, ARM Cortex-R
Resumen de los repertorios de instrucciones de los
diferentes Cortex-M y datapath del ARM7 (Wikipedia)
38

PRÁCTICA DE REPASO
PowerPC vs. Pentium
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