VHDL CONCURRENTE

1 VHDL CONCURRENTEVHDL CONCURRENTE• Entidad• Arquitectura• Sentencias concurrentes• Procesos• Wait• Asignación concurrente a señales• Componentes• Generate

2 VHDL CONCURRENTEDeclaración entidadentity_decl

3 VHDL CONCURRENTEEntidad: Ejemploentity program_rom isport ( address : in bit_vector (14 downto 0) ;data : out bit_vector (7 downto 0) ;enable : in bit );subtype instruction_byte is bit_vector (7 downto 0);type program is array (0 to 2**14-1) of instruction_byte;end entity program_rom;Declaración de tipos, señales o constantes(no variables)

4 VHDL CONCURRENTEDeclaración arquitecturaNombre arquitecturaarch_body

5 VHDL CONCURRENTEArquitectura: Ejemploarchitecture primitive of and_or_inv issignal and_a, and_b, or_a_b : bit;beginand_a: process isbeginand_a

6 VHDL CONCURRENTESentencias concurrentesSentencias que se ejecutan simultáneamente en lasimulación:•Procesos•Asignación concurrente a señales•Instanciación de componentes•Sentencias generate•When-else

7 VHDL CONCURRENTEProcesosLista sensitiva (opcional)process_stmt

8 VHDL CONCURRENTEProcesos• Lista sensitiva: variables que disparan el proceso.

9 VHDL CONCURRENTELista sensitiva: Ejemplo

10 VHDL CONCURRENTELista sensitiva: Ejemplo

11 VHDL CONCURRENTELista sensitiva/Sentencia wait• Lista sensitiva es equivalente a una sentencia “wait”antes del “end process”.• VHDL requiere que el proceso tenga uno de los dos:• lista sensitiva• una o más sentencias wait.

12 VHDL CONCURRENTEProcesos: EjemploProcesos equivalentes

13 VHDL CONCURRENTESentencia wait.• Suspende la ejecución de un proceso.• Tres tipos de sentencia wait:• Combinaciones también posibles:

14 VHDL CONCURRENTEWait on• Proceso suspendido hasta que se produce unevento en A, B o C.

15 VHDL CONCURRENTEWait until• Proceso suspendido hasta que la condición severifica.

16 VHDL CONCURRENTEWait for• Suspensión del proceso durante 10ns.

17 VHDL CONCURRENTEWait for: Ejemplo aplicación• Generación de un relojpara simulaciones.Proceso sin listasensitiva

18 VHDL CONCURRENTEAsignación concurrente a señales• La asignación concurrente se hace en el cuerpode la arquitectura (fuera de procesos).• Existe la versión equivalente mediante utilización deprocesos.

19 VHDL CONCURRENTEAsignación concurrente a señalesconcurrent_signal

20 VHDL CONCURRENTEAsignación concurrente a señales: Ejemploszmux: z

21 VHDL CONCURRENTEDeclaración de componentes• Declaración dentro de la arquitectura o del paquete.• Declaración casi idéntica a declaración de entidad.

22 VHDL CONCURRENTEInstanciación de componentes• Instanciación dentro de la arquitectura: Sentenciaconcurrente.• Se incluye una etiqueta para identificar el elementoinstanciado.

23 VHDL CONCURRENTEInstanciación de componentes

24 VHDL CONCURRENTEComponentes: Ejemplo diseño• Sumador acarreo enlazado de 4 bits.

25 VHDL CONCURRENTEComponentes: Ejemplo diseñohalf adder

26 VHDL CONCURRENTEComponentes: Ejemplo diseñofull adder

27 VHDL CONCURRENTEComponentes. Ejemplo diseño.(behav);(behav);full adder

28 VHDL CONCURRENTEComponentes: Ejemplo diseñoSumador acarreoenlazado

29 VHDL CONCURRENTEComponentes• Especificación de la componente a utilizar

30 VHDL CONCURRENTESentencias generate• Para instanciar componentes idénticos bajo el control deun índice o de una condición.library IEEE; use IEEE.std_logic_1164.all;entity PARIDAD isgeneric(no_bits: integer:=32);port(IN_DAT: in std_logic_vector (no_bits-1 downto 0);PARITY: out std_logic);end PARIDAD;architecture ARBOL_XOR of PARIDAD issignal TMP: std_logic_vector (no_bits-1 downto 0);beginTMP (no_bits-1)

31 VHDL CONCURRENTESentencias generate: Ejemplo

32 VHDL CONCURRENTESentencias generate: Ejemplo

33 VHDL CONCURRENTESentencias generate: Ejemplo

34 VHDL CONCURRENTESentencias generate: Ejemplo