National Taiwan University

國 立 台 灣 大 學National Taiwan UniversityOutline•Introduction•Architecture•Circuit Implementation•Measurement Results•Conclusions電 子 電 路 研 究 實 驗 室2

國 立 台 灣 大 學National Taiwan UniversitySerial-Deserial (Serdes)SerializerDe-SerializerP/SCDRS/PTransmission line in PCBCLKPLLMetal lines on chipTwisted-pairs for USB2.0or IEEE1394CLKCable電 子 電 路 研 究 實 驗 室4

國 立 台 灣 大 學National Taiwan University電 子 電 路 研 究 實 驗 室5

國 立 台 灣 大 學National Taiwan UniversityCDR with high-Q filterNRZ dataτDQRetimed datad (•)2XdtBandpassfilter/limiterEdge generation電 子 電 路 研 究 實 驗 室6

國 立 台 灣 大 學National Taiwan UniversityCDR using PLLNRZ dataDQRetimed dataPhasedetectorLPFilterVCOPhase Locked Loop電 子 電 路 研 究 實 驗 室7

國 立 台 灣 大 學National Taiwan UniversityCDR using PLL1. 1. Integrable2. 2. Low cost and low power dissipation (possible)3. 3. Tolerant to to temperature and frequency variations電 子 電 路 研 究 實 驗 室8

國 立 台 灣 大 學National Taiwan UniversityJitter ConsiderationsData Communications: Ethernet+Fiber ChannelEye diagrams on time domain* Deterministic Jitter (DJ)* Random Jitter (RJ)[1]Eye diagrams at 1 GBaud (a) before and (b) after30-m 150-Ω STP cable link電 子 電 路 研 究 實 驗 室9

國 立 台 灣 大 學National Taiwan UniversityJitter ConsiderationsTelecommunications: SONET[2]Frequency-domain jitter spectrumsTypicalmeasurement result* Jitter Tolerance* Jitter Transfer* Jitter GenerationUIUITypicalmeasurement resultModulationfrequencyModulationfrequency電 子 電 路 研 究 實 驗 室10

國 立 台 灣 大 學National Taiwan UniversityArchitectureIncoming NRZ DataDecisionMakingCircuitRecoveryData2PDLPF1VCORecoveryClockEDFDLPF2Clock Data Recovery CircuitRemove FD pathafter frequency lock[3]電 子 電 路 研 究 實 驗 室12

國 立 台 灣 大 學National Taiwan UniversityOpen Loop AnalysisI p+R P( )F s= KwherefKs + ωz⋅1 2s + sωfpR=CPCP+ CPS,ωz=C P1R CPPC SandωpV ctrl-=1RPCP+ C⋅C CPSS.ω < ω = ω (1 +zpzCCPS)電 子 電 路 研 究 實 驗 室14

國 立 台 灣 大 學National Taiwan UniversityOpen Loop Analysis (con’d)The open-loop transfer function can be represented asKVCOG( s)= KPD⋅F(s)⋅ss + ωzG( s)= KPD⋅Kf⋅K⋅---(1)VCO1 3 2s + sωpTo calculate unity-gain frequencys+ωzsG( s)= KPD ⋅Kf⋅KVCO⋅≈KPD⋅Kf⋅KVCO⋅= 12⎛ s ⎞s2s ⎜ + 1⎟ω⎝ p ⎠⇒K≈KPD⋅Kf⋅KVCO---(2) K: Loop Bandwidth電 子 電 路 研 究 實 驗 室15

PM =tan國 立 台 灣 大 學Kω− tan−1 −1Kzω pNational Taiwan UniversityOpen Loop Analysis (con’d)The phase margin PM can be represented byIf the loop bandwidth K is set to the geometric average ofthe zero ω zand pole ω p, PM will have the maximum.ddK⎛⎜tan⎝⇒ K =−1ωKωzz⋅ω− tanp−1K ωpγ = = ---(3)ω KzKωp⎞⎟⎠=K2ωz+ ω2z−K2ωp1+ ω2p=0γ123456PM0 o36.9 o53.1 o61.9 o67.4 o71 o電 子 電 路 研 究 實 驗 室16

國 立 台 灣 大 學National Taiwan UniversityOpen Loop SimulationPhase Margin=67.4°電 子 電 路 研 究 實 驗 室20

國 立 台 灣 大 學National Taiwan UniversityCDR Behavior ModelLF1PDVCONRZFD CPLF2電 子 電 路 研 究 實 驗 室21

國 立 台 灣 大 學National Taiwan UniversityOutline•Introduction•Architecture•Circuit Implementation•Measurement Results•Conclusions電 子 電 路 研 究 實 驗 室22

國 立 台 灣 大 學National Taiwan UniversityInput NRZ Data電 子 電 路 研 究 實 驗 室23

國 立 台 灣 大 學National Taiwan UniversityInput NRZ DataAC Bode plot for different termination strategiesNonePCBOn-chip電 子 電 路 研 究 實 驗 室24

國 立 台 灣 大 學National Taiwan UniversityInput NRZ DataStep response for different termination strategiesNonePCBOn-chip電 子 電 路 研 究 實 驗 室25

國 立 台 灣 大 學National Taiwan UniversityInput NRZ DataSerial Input NRZ data…nonePCBOn-chip電 子 電 路 研 究 實 驗 室26

國 立 台 灣 大 學National Taiwan UniversityOutput DriverVi[5]PADVo50ΩPower=58.25mW電 子 電 路 研 究 實 驗 室27

國 立 台 灣 大 學National Taiwan UniversityFrequency DetectionDigital Quadricorrelator Frequency Detector [6]NRZ datadelayIclkQclkQ3BQ5Q4Q6Q3Q5BDDQ1Q2QQiqDDQ3Q4QQDDQ5Q6UPDOWNQQQ3 Q5 Q4 Q6 VCO frequency0 0 * * Reset0 1 0 0 up0 1 0 1 up0 1 1 0 up0 1 1 1 Reset1 0 0 0 down1 0 0 1 down1 0 1 0 down1 0 1 1 Reset1 1 * * Reset電 子 電 路 研 究 實 驗 室28

國 立 台 灣 大 學National Taiwan UniversityTSPC DFFMP1CLKMP3MP4DCLKMP2aMN2bCLKMN4QQMN1CLKMN3MN5電 子 電 路 研 究 實 驗 室29

國 立 台 灣 大 學National Taiwan UniversityPhase DetectorS/H PD [7]Linear response, but limited range電 子 電 路 研 究 實 驗 室30

國 立 台 灣 大 學National Taiwan UniversityS/H PD+VI converter [8]Phase DetectorPhase Detector Gain: 23mv/rad電 子 電 路 研 究 實 驗 室31

國 立 台 灣 大 學National Taiwan UniversityDifferential delay elementConMb1Delay#1Out-O1-O1+Mp2Mp1Mp1Mp2Out+Delay#2Mn1Mn1O2-O2+[9]電 子 電 路 研 究 實 驗 室32

國 立 台 灣 大 學National Taiwan UniversitySmall SignalConMb1GL+gmp2gmp1VoMp2Mp1Mp1Mp2-voOut-Out+gmn1VinCLMn1Mn1電 子 電 路 研 究 實 驗 室33

國 立 台 灣 大 學National Taiwan UniversityOperating frequency rangeA(s)=VoVin=( −gmnp1+ggmn1mnp2+ GL) +sCLGL= gdn1+gdp1+gdp2CL+ C=Cdbp1gsn1 + 2Cgdn1+ Cdbn1+ Cgsp1+ 2+ Cgsp2+ Cdbp2+ CbufferCgdp1fosc12g22mn1 − ( −gmnp1+ gmnp2+ GL)C2L= πLfmax1g2mn11 mn1≈ fmin22πC 2 CL2g − gmp1gmp12≈ f (1 1 ( ) )πrange≈ fmax− −gmn1電 子 電 路 研 究 實 驗 室34

國 立 台 灣 大 學National Taiwan UniversityWithout loadPre Simulation ResultFF_0 ℃TT_25 ℃SS_70 ℃VCO gain(TT)=320MHz/V電 子 電 路 研 究 實 驗 室35

國 立 台 灣 大 學National Taiwan UniversityPre Simulation ResultWith loadFF_0 ℃TT_25 ℃SS_70 ℃VCO gain(TT)=180MHz/V電 子 電 路 研 究 實 驗 室36

國 立 台 灣 大 學National Taiwan UniversityPost Simulation ResultWith loadFF_0 ℃TT_25 ℃SS_70 ℃VCO gain(TT)=160MHz/V電 子 電 路 研 究 實 驗 室37

國 立 台 灣 大 學National Taiwan UniversitySummaryPre_sim without load Pre_sim with load post_sim with loadf max 1800MHz 1450MHz 1400MHzf min 950MHz 1000MHz 1050MHzf range 850MHz 450MHz 350MHzKvco 360MHz/V 180MHz/V 160MHz/V電 子 電 路 研 究 實 驗 室38

國 立 台 灣 大 學National Taiwan UniversityCDR Close Loop SimulationCDR Close Loop…(TT)Lock Time=3.9u電 子 電 路 研 究 實 驗 室39

國 立 台 灣 大 學National Taiwan UniversityCDR Close Loop Simulation (con’d )Close Loop…(TT)15Bits OK!電 子 電 路 研 究 實 驗 室40

國 立 台 灣 大 學National Taiwan UniversityCDR Close Loop Simulation (con’d )Phase lock stateInput NRZ DataOutput clock420mv電 子 電 路 研 究 實 驗 室41

國 立 台 灣 大 學National Taiwan UniversityCDR Die PhotoVCO test key1500umCDRCsRpCp1490um電 子 電 路 研 究 實 驗 室42

國 立 台 灣 大 學National Taiwan UniversityOutline•Introduction•Architecture•Circuit Implementation•Measurement ResultsVCO•Conclusions電 子 電 路 研 究 實 驗 室43

國 立 台 灣 大 學National Taiwan UniversityVCO Measurement ResultsVCO Output Frequency1.65E+0091.60E+0091.55E+0091.50E+0091.45E+0091.40E+0091.35E+0091.30E+0091.25E+0091.20E+0091.15E+0091.10E+0091.05E+009Experimental ResultSim_TT_25Sim_FF_0Sim_SS_801.00E+009-0.5 0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5Control Voltage電 子 電 路 研 究 實 驗 室44

國 立 台 灣 大 學National Taiwan UniversityVCO Measurement Results (con’d )Comparisons between simulation and experimental resultsPre_sim withoutloadPre_sim with loadpost_sim with loadMeasurementResultf max1800MHz1480MHz1490MHz1430MHzf min950MHz1050MHz1140MHz1080MHzf range850MHz430MHz350MHz350MHzKvco360MHz/V180MHz/V145MHz/V145MHz/V電 子 電 路 研 究 實 驗 室45

國 立 台 灣 大 學National Taiwan UniversityVCO@1.25GHz375mv281mv187mv188mv電 子 電 路 研 究 實 驗 室46

國 立 台 灣 大 學National Taiwan UniversityVCO@1.25GHz (con’d)PkPk=42ps (Package)電 子 電 路 研 究 實 驗 室47

國 立 台 灣 大 學National Taiwan UniversityOutline•Introduction•Architecture•Circuit Implementation•Measurement ResultsVCOCDR•Conclusions電 子 電 路 研 究 實 驗 室48

國 立 台 灣 大 學National Taiwan UniversityCDR Measurement SetupPulse PatternGeneratorMP 1652ANRZNRZBCDR Chip(1)Retime DataRetimeClockCommunicationSignal AnalyzerCSA 8000電 子 電 路 研 究 實 驗 室49

國 立 台 灣 大 學National Taiwan UniversityRetime Clock and Data @ OC-24Retime DataEye@1.25Gb/s400 mv 550 mvRetime Clock@1.25GHz250 mv370 mv電 子 電 路 研 究 實 驗 室50

國 立 台 灣 大 學National Taiwan UniversityJitter Histogram of Retime ClockJitter for PRBS 2 7 -1 => 144.8ps, Pk-Pk電 子 電 路 研 究 實 驗 室51

國 立 台 灣 大 學National Taiwan UniversityOutline•Introduction•Architecture•Circuit Implementation•Measurement Results•Conclusions電 子 電 路 研 究 實 驗 室52

國 立 台 灣 大 學National Taiwan UniversityConclusions* A 1.25Gb/s CDR circuit is realized in a 1P4M 0.35um CMOS technology.* It uses a digital quadricorrelator FD to acquire frequencyand a S/H PD with linear output to acquire phase.*FD and PD can be designed independently to obtain low jitter,wide capture range and fast acquisition.Performance SummarySupply 3.3VPower 258mWData rate 1.25Gbpsjitter 145ps, Pk-Pkarea 1.5mmx1.5mmProcess 1P4M0.35um CMOS電 子 電 路 研 究 實 驗 室53

國 立 台 灣 大 學National Taiwan UniversityAcknowledgement1. 感 謝 台 大 電 機 系 吳 靜 雄 教 授 與 曹 恆 偉 教 授提 供 測 試 設 備2. 感 謝 余 明 士 同 學3. 感 謝 CIC 製 作 晶 片謝 謝電 子 電 路 研 究 實 驗 室54

國 立 台 灣 大 學ReferencesNational Taiwan University[1] Y. Moon, et. al., IEEE JSSC-36, pp. 1974-1983, Dec. 2001[2] R. Walker, ISSCC 2002 Short Course on Wideband Communication[3] B. Razavi, Ed., ”Monolithic Phased-locked Loops and Clock Recovery Circuit:Theory and Design ,”New York: IEEE Press,1996[4] K. Kishine, et. al., IEEE JSSC-34, pp. 805-812, June 1999.[5] F. Svelto, et. al.,” IEEE Trans. on VLSI system, pp.100-104, Feb. 2001.[6] B. Stilling, Electronics Letters, pp.824-825, April 2000[7] S. Butala and B. Razavi, IEEE JSSC-36, pp. 432-439, March 2001.[8] H. Djahanshahi and C. A. T. Salama, Proc. IEEE ISCAS, pp. 93-96, June 1999.[9] W. Yan and H. C. Luong, IEEE Trans. on Circuits and Systems—II: Analog and Digital SignalProcessing, pp. 216-221, Feb. 2001.電 子 電 路 研 究 實 驗 室55