Přednáška 0 - UMEL

FEKT - UMELModerní technologieelektronických obvodů a systémů(MMTE)Garant: Doc. Ing. Ivan Szendiuch, CSc., Fellow IMAPSAsistenti: Ing. Martin Adámek,PhD., Ing. Edita Hejátková, Ing. Martin Buršík,Ing. Michal Nicák, Ing. Michal Řezníček, Ing. Boleslav Psota, Ing. Jiří Pulec,Ing. Martin Klíma, Ing. Petr Schnederle

Organizace předmětuPřednášky -zaměření na hardware, moderní pouzdření a propojování, jakost a ekologiiLaboratoře -praktická výuka integračních principů (pasivní a aktivní struktury& pouzdření a propojování) v laboratořích na základě teoretické přípravyNávrhový seminář - návrh HIO na keramickém substrátu-simulační program ANSYSSt (8:00 – 10:30)a. Po (9:00 – 12:50) sudýb. Po (9:00 – 12:50) lichý1a .Út (9:00 – 12:50)- sudýb. Út (9:00 – 12:50)- lichý2a.b.4a .Út (13:00 – 16:50)- sudýb. Út (13:00 – 16:50)- lichý3Přednáškaod 8.2. do 11.4.Laboratoře – N 0.64 (přezůvky)od 13. února a.Návrhový seminář – N 5.24od 13. února b.Laboratoře – N 0.64 (přezůvky)od 14. února a.Návrhový seminář – N 5.24od 14. února b.

Bodové hodnocení předmětuPřednáškyNávrhový seminářLaboratorní cvičení8b. (návrh ANSYS a realizace HIO)32b. (zpracování laboratorních úloh + přezkoušení)! Pro udělení zápočtu je nutné absolvovat všechna laboratorní cvičení !Zápočet max.32 / min. 16b.Písemka 10 x 5b. (10 otázek, koef. 5) – min. 25b. / max. 50b.Ústní dozkoušení při dosažení min. 50 b. 0 - 10b.Zápočet + písemka min 50b. / max. 90b.Celkové hodnocení předmětu50 - 100 bodů

Studijní materiályWebové rozhraní pro ukládání studijních materiálůOdkaz: e-learninghttp://www.umel.feec.vutbr.cz/~szend/vyuka/mmte/Na stránkách naleznete:- popis předmětu- osnova přednášek-přehled laboratorních cvičeníDokumenty ke stažení:- aktualizované přednášky- materiály k laboratorním cvičenímLiteratura:[1] Szendiuch,I.: Základy technologie mikroelektronických obvodů a systémůVUTIUM, 2007[2] Szendiuch a kol.: Mikroelektronika a technologie součástek, skripta VUT, 2009[3] Advanced Packaging, www.apmag.com[4] SMT, smtonline.com

O čem je předmět Moderní mikroelektronické technologie ?• Dříve byla klasická technologie věda o přeměně materiálů bez ohledu na další souvislosti• Dnes jsou moderní elektrotechnologie především o hardware, tedy o konstrukci a technologiielektronických komponent a systémů včetně jejich integrace, a to ještě navíc s ohledem nacelou dobu jejich životního cykluNÁVRH - VÝROBA - PRODEJ - UŽÍVÁNÍ - SERVIS - LIKVIDACE• Nové skutečnosti:velkosériová i specializovaná výroba, různé možnosti provedení, jakost vs. cena, legislativa... vznik nových specializovaných oborů …z pohledu hardware Pouzdření a propojování (Packaging and Interconnection)Obsah látky je koncipován z manažerského hlediska, tedy v širších souvislostech tak,aby byly získány schopnosti rozhodovat na různých (packaging stupních and interconnection)řízení… o hardware z pohledu manažera !5

Automotive Industry LogisticVšude přítomnáEnergy Medical ICTelektronikaAgriculture Food Wearables… různé požadavkyna hardwareHousehold Lightning Sport6

Výstupy z učení• evaluace = kritické posouzení materiálů, podkladů, metod a technikzaložené na znalostech• syntéza = složení prvků a jejich částí do předtím neexistujícího celku(ucelené sdělení, plán nebo řada operací nutných k vytvoření díla nebojeho projektu, odvození souboru abstraktních vztahů k účelu klasifikacenebo objasnění jevů)• analýza = rozbor částí, vztahů a organizačních principů, rozborkomplexní informace (systému, procesu) na prvky a části, stanoveníjejich organizace, vztahů a interakce• aplikace = použití abstrakcí a zobecnění (teorie, zákony, principy,pravidla, metody, techniky, postupy, obecné myšlenky v konkrétníchsituacích)• porozumění = demonstrativní porozumění faktům a myšlenkámorganizováním, porovnáváním, překládáním, interpretováním,vysvětlováním• znalost/zapamatování = termíny a fakta, jejich klasifikace akategorizaceVěda Výzkum Výroba Využití

Pouzdření a propojování(Packaging and Interconnection)Před 110 léty…a dnes9

Hybridní integrované obvody –cesta k pochopení integraceModerní pasivní součástkyBezolovnaté pájeníPolovodičové čipyPřipojování čipůTeplotní managementNávrh vrstvových obvodůModerní propojovací technologie3D struktury – LTCC, MCM, WLPNekonvenční aplikace a senzoryLegislativaNávrh moderních pouzderJakost a spolehlivostStatistické řízení procesůNávrh vlastního hybridního integrovaného obvodu

Jaké jsou hlavní oblasti řešené v koncernu IntelIntel v současnosti- jaké jsou jeho hlavní oblasti výzkumu a vývoje ?Část prezentace ředitele Intel Corporation Assembly TechnologyDevelopment Malaysia pana YK Sow (s jeho svolením)

Opportunities in MicroelectronicPackaging, Challenges &the Need for InnovationYK SowDirectorIntel CorporationAssembly Technology DevelopmentMalaysia (ATD-M)Penang Malaysia

Obsah• Company Overview- Intel jako jeden z vůdčích inovátorů integrace• Industry Environment and Vision- Vývoj a výhledy v průmyslu• Why Moore’s Law- Význam Moorova zákona• Evolution of Packaging as a Critical Enabler- Evolucev pouzdření jako kritický faktor• Challenges – the need of innovation- Výzva k inovaci• Summary- Závěr

Intel’s Global Assembly & TestTechnology Development SitesOregonHillsboroSort, Test, Board &SystemsDevelopmentCosta RicaAutomationSystemsArizonaChandlerPackage, Test, Board &Automation DevelopmentCore Competency BaseIndiaAutomationSystemsJapanPackage ResearchMalaysiaPenang/KulimPackage, Test, Board,AutomationDevelopment~90,000 employees worldwide,9,500 in Malaysia> 22 Manufacturing Sites in 7 CountriesDistributed centers of excellence worldwide

Intel Malaysia - TodayIntel’s Largest Offshore SiteOne Site – Two CampusesIntel MalaysiaPenang (75 acres)1972 – Assy Plant1978 – Test Plant1990 – Design& DevelopmentKulim (75 acres)1996 – System Mfg1999 – Board Design1999 – CPU Assy/Test2005 - Packaging Design

Intel Malaysia– moving up the value chainD&D H/C GrowthUp The Value ChainInto Product Design& Customer EnablingAnalýza poruchNávrh DPS (Mobile)Headcount1999 2000 2001 2002 2003 2004 2005 2006 2007YearNávrh čipů (Mobile)Návrh čipů (Network)Vývoj SoftwareNávrh Si (CPU)Výroba systémů TD (Wi-Fi Module)Software & System EngineeringNávrh desek (Desktop & Rack Mount Server)% of technical populationDesign & Development 76%Manufacturing 24%Důraz na inovaci návrhem v3D &Vývojové prostředky -schopnostiTřídící testy TDTestování na DPS TDVývoj nových materiálůNávrh na Si čipech & ověření, optimalizace (EID & Chipsets)Division Marketing & Technical Support (EMD to NPG/SCD)Montáž TD, Návrh pouzder, Testovací nástroje & SoftwareSi, Pouzdro & Analýza poruchProduct Engineering (Yield Optimization), PDE and PDQRE1999 201016

WhyMoore’s Law

Essence of Moore’s Law – Innovate & IntegratePackaging Innovation is required …32 nm Moore’s Law drivingtransistor to nanoscaleInnovations toovercome ScalingLimits Innovation andintegration of Packagingmaterials and processesto assure siliconfunctions properlyExample:Introduction of Lowstress packagingmaterials to supportstrained silicon andlow K ILD

The Evolution ofPackaging as a CriticalEnabler

Packaging Technology DriversInterconnect ScalingConnect Si features (nm) toMotherboard features (cm)High SpeedSignalingFacilitate distortion–free signalingPower DeliveryEfficiently deliverpower to enablehigh speed SiperformancePower RemovalEfficient in dissipates powerLow power consumption

Silicon Package RelationshipSilicon Processor:The “brain” of the computer(generates instructions)Packaging:The rest of the body(Communicates instructionsto the outside world, addsprotection..etc..)No Package = No Product !Great Packaging = Great Products !!

The Package Evolved to Meetthe Industry ChallengesPerformanceHighHigh I/O, PowerHigh DensityFlip Chip MCMFC-BGAC-MCMQFPCPGAPOPDIPPLCCTSOPStack PackageLow Cost, Low ProfileLow’75 ’80 ’85 ’90 ’95 ’00 ’05

The new Slim & Sexy WORLD :PDA(personal digital assistant) UMPC( ultra mobile PC) MID(mobile internet device)Smaller, better, cheaper & Fast Time to MarketScreen FormFactor: 2.8”Ultra thin packageUltra low powerScreen FormFactor: 6” – 7”Mid PackagesizeMid range powerScreen FormFactor: 4” – 5”Package : Smallform factorLow power2011

PackagingTechnologyChallenges… the need for innovation

Si-Package Integration ChallengeTighterFlip-ChipBumpLow K ILDDieSubstrateUnderfill4204Normalized Cohesive strength2007 2009 2011UFSR~ 0-3 umUFSR~ 10 um200390 nmPbSn/PbSn200765 nmCu/PbSn201145 nmCu/SnAgLead Free is resulting in structurallystiffer 1 st level interconnect.*45nm product is manufactured on a Lead Free process. Lead-free per EU RoHS directive July, 2006 (2002/95/EC,Annex A). Some EU RoHS exemptions may apply to other components used in the product package.

Bump & Underfill Materials ChallengesUnderfill• Underfill materials must continue to address• Increase in bump density and decrease chipgap…Capability to fill smaller space• Reduce or eliminate particles• Stress management…..lower CTE, higherstiffness• Assembly process manufacturability….Fasterflow and cure, Simpler processFlip-ChipBumpDieSubstrateParticle Size EvolutionFiller Particle SizeMax.Ave.1999 2001 2003 2005 2007

Small Form Factor Package –Controlling Epoxy Under Fill spread iscriticalUF TongueReducing UF Tongue through innovative approaches without anegative impact to run-rate & reliability34

Flow visualization resulted in InnovativeUnder Fill Material Formulations35

Thermomechanical Stress Failures--- challenge to innovation --Die CrackingDie Buffer CoatCrackingSi InterlayerDielectric CrackingInterconnectSolder FatigueSubstrate CrackingUF Cracking36

High Density InterconnectsLines narrowerthan hairVery high routing density, thinner substrate, smallform factors requirements driving innovations insubstrate design, materials (HF) & lithography

Key Take Away ! ! !• Packaging function has evolved from simpleenvironmental protection to a critical enabler of siliconand system functions• Evolution of Packaging technology has enabled thegrowth of internet economy but will continue to faceincreasing challenges• RADICAL Innovation is a Must in All Areas…• Effective Integration Is Critical…Solutions Must Consider “Silicon Packaging Systems”• University must strengthen its research focus• Generates potential solution strategies for the industry• Produces high caliber students that could adapt well to changingenvironment

Thank You39

Vývoj trhu - shrnutí• Mobilní telefony a bezdrátová zařízení zaznamenaly v posledních desetiletech obrovský nárůst produkce. S více než 1,5 miliardami prodanýchmobilních telefonů zarok2009sestaltrhsmobilnímizařízeními hlavnímtahounem vývoje moderních polovodičových technologií. Výpočetní výkondnešních přenosných zařízení je již natolik vysoký, že umožňuje prohlíženíinternetových stránek, sledování TV přenosů a skýtá mnoho dalšíchmultimediálních možností pro své uživatele. Díky všem těmto faktům jsouminiaturizace a výkon hlavní tažnou silou v oblasti vývoje integračníchtechnologií.40

OSAT (Outsourced Semiconductor Assembly and Test)… a growing percentage of the total industry revenue is now attributed to packaging, assembly and testing….resources are now more focused on design and distribution and less on manufacturing. This demand, combinedwith the increasing transition to advanced packaging technologies, propels the semiconductor assembly and testservices (SATS) industry.Osazovací zařízení pro Flip ChipCompany 2007revenue2007marketshare2006revenue2006marketshare2006-2007growthASE Group 3,080 15.0% 3,026 15.8% 1.8%Amkor Technology 2,739 13.3% 2,728 14.2% 0.4%SPIL 1,967 9.5% 1,728 9.0% 13.8%STATS ChipPAC 1,631 7.9% 1,617 8.4% 0.9%UTAC 756 3.7% 638 3.3% 18.5%Others – PacTech … 10,427 50.6% 9,444 49.2% 10.4%Total market 20,600 100.0% 19,181 100.0% 7.4%41

OSAT (Outsourced Semiconductor Assembly and Test)• To ensure a fast start-up, Amkor initiated its firstfactory in China on a small scale by leasing twobuildings that total 150,000 sq. ft. In order to meetexpected long-term demand in the region, we havereserved ~50 acres of land — if developed in thefuture, this site could support a factory of ~1 millionsq. ft with more than 6000 local employees.• Amkor is bringing its latest packaging and testtechnology to China using up-to-date processtechnology, equipment, facilities, and internalinfrastructure. We also intend to add an R&D facilityalong with a state-of-the-art design center tosupport customers' complex technology and designsworldwide.• Company plans also include close collaboration withlocal universities. Some of the well-trained andeducated young engineers that graduate from theseinstitutions are already being hired. In addition, wehave developed programs in which engineerseducated in China can train and work in Amkorlocations outside of China. Staying in touch withChina's human resources is crucial to successfuloperations in the country.42

Vývoj na čipu a pouzdření - shrnutí• Podle mezinárodní organizace pro plánování technologií výrobypolovodičových prvků (ITRS, International Technology Roadmap forSemiconductors) je tradičním postupem v procesu miniaturizace čipůzmenšování délky kanálu CMOS technologií. Na druhou stranu jsou nákladyna udržení výzkumu a vývoje v tomto směru extrémně vysoké a proto pouzeněkolik společností je schopno tento vývoj akceptovat. (vývoj CMOStechnologií je dnes vnímán jako druh zboží a nová řešení určují sílu různýchspolečností).• Vsoučasné době je kladen stále větší důraz na pouzdření finálních produktů,a jelikož toto dosáhlo určitých standardů, nabývá nové řešení 3D integrace,čím dál tím víc na své důležitosti.43

Kontrolní otázky1) Co je to Moorův zákon a jak působí?2) Co je to rozlišení na čipu a jak se vyvíjelo od 70-tých let3) Jaké jsou základní funkce moderního pouzdra4) Jaké jsou základní techniky pro 1. úroveň pouzdření a pro 2. úroveňpouzdření5) Co je to „underfill“ , jaký je jeho význam a vývoj, způsoby nanášení6) Jak souvisí spolehlivost funkce čipu s termomechanickým namáháním7) Jaké typy termomechanických poruch mohou nastat u pouzdra BGA8) Proč je důležité pracovat s výrobními daty?9) Čím se zabývají OSAT , jaké je jejich zaměření a jaké musí mítinvestiční vybavení.10) Popište vývoj v pouzdření od 2D k 3D

Návrh HIO s holými čipyHybridní integrovaný obvod(Hybrid Integrated Circuit)je realizován tlustovrstvovou technologií nakeramickém substrátu (pasivní síť) a osazenčipy, jak polovodičovými (tranzistory,integrované obvody, diody), tak případně ipasivními (kondenzátory, indukčnosti a další)

Návrh HIO s holými čipy

Návrh HIO s holými čipy

Návrh HIO s holými čipy

Velikost substrátuDělení substrátu a velikost soutiskových značek

Rozlišovací schopnost• Nejmenší rozměř šířka vodiče / mezera[µm]

Minimálny rozmer vodič‐medzerahranasubstrátuDoporučené riešenie prevonkajšie vývody

Prevedenie kondenzátorov/kríženieMinimálny rozmer rezistoru

Vrstvový odpor (Sheet Resistance)Vrstvový odporR lSlR hwlA wPPVýkonové zatížení2S R mmS R wl w mm0P0P0lP0 APPPP U I I2U R R2W

POSTUP NÁVRHUNávrh vychází z elektrického schéma a sestává z následujících kroků:• překreslení schéma do plošné podoby s minimalizací křížení vodičů• výběr vsazovaných součástek a rozhodnutí o realizaci vrstvovýchsoučástek• výpočet a volba tlustovrstvových pasivních prvků a vsazovanýchsoučástek• volba rozměru substrátu a rozložení vývodů• návrh topologie - přenesení plošného schéma na substrát (10:1)• rozkreslení šablon pro jednotlivé vrstvy• návrh řešení pouzdření

Stanovení velikosti substrátu• Jednoduchou početní úvahou se stanoví velikost substrátu, která je dělencemzákladního rozměru substrátu (50 x 50)mm, v tomto případě (25 x 12,5)mm.Tento rozměr umožňuje realizovat na výchozím rozměru celkem 8 obvodůnajednou, podobně jako v případě výroby polovodičových čipů na waferu.• Skutečný potřebný rozměr substrátu se stanoví na základě jednoduchénásledující početní úvahy:• Plocha substrátu = (plocha součástek + plocha vývodů) KP,•• kde KP je koeficient plnění (2,5 – 4).• V našem případě je plocha součástek 45 mm 2 a plocha vývodů 25 mm 2 , atedy při maximální volnosti (KP = 4) je vypočtená plocha substrátu ~280mm 2 ._____________________________________________________• Vývody s roztečí 2,5 mm se rozmístí na delší stranu substrátu v pořadí podlejejich rozložení tak, jak vyplývá ze schématu, pokud není stanoven jinýpožadavek. V tomto případě je možné obsadit osm vývodů, pro náš obvodjsou nutné čtyři. Neobsazené vývody zůstanou nepřipojené nebo sevynechají.

Návrhová pravidlaParametrRozměr [mm]min. dop. max.Šířka vodivé cesty 0,25 0,50 2,00Vzdálenost vodivé cesty od okraje desky 0,50 0,80Šířka mezery mezi cestami 0,25 0,50Šířka odporové cesty 0,30 1,00Délka odporové cesty 0,50Přesah TLV rezistoru 0,25Boční přesah TLV rezistoru 0,25Vodivá ploška za přesahem TLV rezistoru 0,50Vzdálenost mezi vsazovanými součástkami 0,50Vzdálenost vsazovaných součástek od okraje 0,80Strana konektoru 2,00 2,00 2,00Mezera mezi konektory 0,50 0,50 0,50Vzdálenost vodivé cesty od konektoru 0,50 0,80Vzdálenost součástek od konektoru 0,80 1,00Vzdálenost konektoru od okraje desky 0,30 0,30 0,30

Dokumentace• Schéma → plošné schéma• Soupiska součástek a jejich specifikace• Volba TLV past a výpočet tlustovrstvových odporů• Volba kondenzátorů• Volba typu aktivních součástek• Výpočet velikosti substrátu a rozložení na waferu• Topologie obvodu s označením součástek (Eagle)• Sada šablon pro sítotisk (vodivá, odporové, pájecí,dielektrická, krycí …)

Topologie 10 : 1

Topologie 10 : 1