Vergleich von Fpga-Architekturen für partitionierte Wavelet ...
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Haar-<strong>Wavelet</strong><br />
j=0, k=0<br />
j=1, k=0<br />
j=1, k=1<br />
j=2. k=0<br />
j=2, k=1<br />
j=2, k=2<br />
j=2, k=3<br />
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Eingabesignal<br />
j+1 j+1 j+1 j+1 j+1 j+1 j+1 j+1 j+1<br />
o o o o o o<br />
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Filterkoeffizienten<br />
Partialsummen<br />
a -2 a -1 a 0 a 1 a 2 a 3 a 4 a 5 a 6<br />
C0 C1 C2 C3<br />
P P P P<br />
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Level 2<br />
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1/16 n Daten<br />
-2<br />
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Horizontaler 1D-Schritt<br />
L H<br />
Horizontaler 1D-Schritt<br />
Schritt 3<br />
Horizontaler 1D-Schritt<br />
Schritt 5<br />
Vertikaler<br />
1D-Schritt<br />
Vertikaler<br />
1D-Schritt<br />
Vertikaler<br />
1D-Schritt<br />
b<br />
Schritt 2/ Level 1<br />
2<br />
LL<br />
b 1<br />
LL<br />
1<br />
HL<br />
b 1<br />
LH<br />
b b 1<br />
2<br />
bLH 2 2<br />
b b HL HH<br />
HH<br />
Schritt 4/ Level 2<br />
Schritt 6/ Level 3<br />
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Berechnung<br />
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Spalte ++<br />
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vertikale<br />
Berechnung<br />
Spalte < l/LVL<br />
Spalte ++<br />
Zähler Zeile<br />
x.1<br />
Zähler Spalte<br />
x.2<br />
Zeile == l/LVL<br />
Zeile = 0<br />
Spalte == l/LVL<br />
horizontale<br />
Berechnung<br />
Zeile < l/LVL<br />
Zeile++<br />
Level 1<br />
horizontal<br />
Level 1<br />
vertikal<br />
Level 2<br />
horizontal<br />
Level 2<br />
vertikal<br />
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vertikale Berechnung<br />
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vertikale Berechnung<br />
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Zähler Spalte<br />
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Zähler Zeile<br />
x.2<br />
Spalte == l/LVL<br />
Spalte = 0<br />
Zeile == l/LVL<br />
vertikale<br />
Berechnung<br />
Spalte < l/LVL<br />
Spalte ++<br />
<br />
vertikale<br />
Berechnung<br />
Spalte < l/LVL<br />
Spalte ++<br />
Zähler Zeile<br />
x.1<br />
Zähler Spalte<br />
x.2<br />
Zeile == l/LVL<br />
Zeile = 0<br />
Spalte == l/LVL<br />
horizontale<br />
Berechnung<br />
Zeile < l/LVL<br />
Zeile++<br />
<br />
Warte<br />
1<br />
Start<br />
vertikale<br />
Berechnung<br />
Zeile == l<br />
Ende der DWT<br />
Level 1<br />
horizontal<br />
Level 1<br />
vertikal<br />
Level 2<br />
horizontal<br />
Level 2<br />
vertikal<br />
<br />
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3<br />
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Spalte == l<br />
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H 21 L 20 H 11 L 10 H 01 L 00<br />
LH21 LL 20 HH 11 HL10 LH01<br />
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o o o<br />
FB horizontal<br />
FB vertikal<br />
LVL0<br />
HPE in RAM<br />
LVL1<br />
HPE in RAM<br />
LVL2<br />
TPE und HPE in RAM<br />
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4<br />
C1 • • • C4 H1 DIN /H2 SR/H0 EC<br />
G 4<br />
G 3<br />
G 2<br />
G 1<br />
F 4<br />
F 3<br />
F 2<br />
F 1<br />
K<br />
(CLOCK)<br />
LOGIC<br />
FUNCTION<br />
G'<br />
OF<br />
G1-G4<br />
LOGIC<br />
FUNCTION<br />
F'<br />
OF<br />
F1-F4<br />
LOGIC<br />
FUNCTION<br />
OF<br />
H'<br />
F', G',<br />
AND<br />
H1<br />
DIN<br />
F'<br />
G'<br />
H'<br />
G'<br />
H'<br />
H'<br />
F'<br />
DIN<br />
F'<br />
G'<br />
H'<br />
1<br />
1<br />
S/R<br />
CONTROL<br />
S/R<br />
CONTROL<br />
Multiplexer Controlled<br />
by Configuration Program<br />
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EC RD<br />
Q<br />
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Bypass<br />
Bypass<br />
YQ<br />
Y<br />
XQ<br />
X<br />
X6692
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XC4000E and XC4000X Series Field Programmable Gate Arrays <br />
CLB<br />
<br />
Double-Length Lines<br />
PSM PSM<br />
PSM<br />
The double-length lines consist of a grid of metal segments,<br />
each twice as long as<br />
<br />
the single-length lines: they<br />
run past<br />
two<br />
CLBs bef ore enter ing a s witch matr ix. Double-length<br />
lines are grouped<br />
<br />
in pairs with the switch matrices staggered,<br />
¤ <br />
<br />
so that each line goes<br />
<br />
through a switch<br />
matr ix at<br />
every<br />
other row or column of CLBs (see Figure 29).<br />
<br />
There are four vertical and four horizontal double-length<br />
lines associated with each CLB. These lines provide faster<br />
signal routing over<br />
intermediate distances, while retaining<br />
routing flexibility. Double-length lines are connected by way<br />
of the programmable<br />
switch matrices. Routing connectivity<br />
is shown in Figure 28.<br />
Quad Lines (XC4000X only)<br />
CLB CLB<br />
CLB CLB CLB<br />
<br />
XC4000X devices<br />
also include tw elve vertical and tw elve<br />
¤ <br />
<br />
horizontal quad lines <br />
per CLB row and column. Quad lines<br />
are four<br />
times as long as the single-length lines . They are<br />
interconnected via <br />
buffered switch matrices (shown as diamonds<br />
in Figure <br />
28 on page 4-31). Quad lines run<br />
past four<br />
CLBs before<br />
<br />
enter ing a b uffered switch matr ix. The y are<br />
grouped<br />
in f ours, with the b uffered switch<br />
<br />
matr ices staggered,<br />
so that each line goes<br />
<br />
¤ <br />
through a buffered<br />
s <br />
witch<br />
matrix at every fourth CLB location in that row or column.<br />
(See Figure 30.)<br />
<br />
<br />
The buffered<br />
switch matrixes have four pins, one on<br />
<br />
each<br />
edge.<br />
All of the pins are bidirectional. Any pin can drive any<br />
or all of the other pins.<br />
Each buffered switch matrix contains one buffer and six<br />
pass transistors.<br />
It resemb les the prog rammable s witch<br />
matrix shown in Figure 27, with the addition of a prog rammable<br />
buffer. There can be up to two independent inputs<br />
and up to two<br />
independent<br />
pendent inputs can be b<br />
<br />
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uffe<br />
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The place and route softw<br />
<br />
a<br />
requirements of the design<br />
quad line signal should <br />
be b<br />
is typically buffered, while<br />
<br />
a<br />
scenario<br />
is to alter nate<br />
<br />
bu<br />
allows<br />
both vertical and hor<br />
at alternating<br />
buffered switc<br />
Due to the buffered switch<br />
<br />
fast.<br />
They provide the f ast<br />
heavily loaded signals for lo<br />
Longlines<br />
<br />
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PSM<br />
CLB CLB CLB<br />
Doubles<br />
Singles<br />
Doubles<br />
Figure 29: Single- and Double-Length Lines, with<br />
Programmable Switch Matrices<br />
<br />
(PSMs) <br />
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X6601<br />
<br />
<br />
CLB<br />
<br />
CLB<br />
<br />
CLB<br />
Figure 30: Quad Lines<br />
<br />
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<br />
C<br />
<br />
C<br />
Longlines form a grid of me<br />
run the entire length or <br />
wi<br />
intended for high fan-out, t<br />
that<br />
<br />
are distributed<br />
o <br />
ver<br />
devices,<br />
quad lines are pre<br />
<br />
the buffered<br />
switch matrice<br />
out nets<br />
<br />
Two<br />
horizontal longlines pe<br />
or open-drain<br />
drivers (TBU<br />
ment unidirectional or bidir<br />
ers,<br />
or wired-AND functions<br />
page 4-27 for more details.<br />
Each horizontal longline dr<br />
(XC4000E) or eight (XC40<br />
vate these resistors, attach<br />
line net. The software autom<br />
ate number<br />
of pull-ups . Th<br />
each end of these two<br />
horiz
© £<br />
C 1 • • • C 4<br />
G 1 • • • G 4<br />
F 1 • • • F 4<br />
K<br />
(CLOCK)<br />
4<br />
WE D 1 /A 4 D 0<br />
4<br />
EC<br />
4<br />
EC<br />
LATCH<br />
ENABLE<br />
4 4<br />
LATCH<br />
ENABLE<br />
WRITE<br />
DECODER<br />
1 of 16<br />
WRITE<br />
DECODER<br />
1 of 16<br />
D IN<br />
16-LATCH<br />
ARRAY<br />
WRITE PULSE<br />
D IN<br />
16-LATCH<br />
ARRAY<br />
WRITE PULSE<br />
READ<br />
ADDRESS<br />
READ<br />
ADDRESS<br />
Figure 6: 32x1 Edge-Triggered Single-Port RAM (F and G addresses are identical)<br />
<br />
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A i+1<br />
B i+1<br />
A i<br />
B i<br />
C i<br />
CARRY LOGIC<br />
Figure 2: Conceptual Diagram of a Typical Addition (2 Bits/CLB)<br />
If only one adder bit is to be implemented per CLB, the<br />
selected carry<br />
may be forced to skip the first stage of carry<br />
logic. To do this, a configuration bit is set to one and<br />
selected to replace the output of the compar<br />
ator. If the bit is<br />
selected and set to zero,<br />
an initial v alue is f orced into the<br />
carry<br />
chain.<br />
This initial v T <br />
alue has three sources, determined by the SUMcon<br />
figuration<br />
bits. The first source is the configuration bit used<br />
to gate out the B operand.<br />
When this bit is a one, a 2-operand<br />
function is performed,<br />
and a one at the carry input pro-<br />
vides add-with-carry<br />
or subtr<br />
<br />
act-without-borrow A (borrow T is<br />
active<br />
Low). When the N-1, BN-1<br />
BYP<br />
bit is a zero, a 1-operand function is<br />
performed,<br />
and the carry chain is initialized A<br />
N-2, BN-2<br />
with a zero.<br />
The second source is F3.<br />
If F3 is not selected as the add/<br />
subtract<br />
control, it is a free input to the carr y chain. If it is<br />
used to control addition and subtraction, it A provides a zero T<br />
N-3, BN-3<br />
BYP<br />
or one such that the initial carry<br />
/borrow is un-asser ted in<br />
both cases.<br />
AN-4, BN-4 The final source is F1. When initialization is selected, this is<br />
a free input to the carry<br />
chain.<br />
The second stage of the carry<br />
logic may also be skipped, in<br />
the same way<br />
as the first stage. However, there is no initialization<br />
function in the second stage.<br />
A3, B3 G FNGEN<br />
F FNGEN<br />
<br />
B 1<br />
A 1,<br />
B 0<br />
A 0,<br />
CARRY IN (OPTIONAL)<br />
T INCY<br />
T BYP<br />
Figure 3: Carry Propagation Paths<br />
C i+2<br />
S i+1<br />
S i<br />
X1998A<br />
CLB CLB CLB CLB<br />
CARRY OUT (OPTIONAL)<br />
<br />
<br />
OVERFLOW (OPTIONAL)<br />
SN-1 CLB<br />
S <br />
N-2<br />
CLB<br />
T<br />
CLB<br />
CLB<br />
CLB<br />
CLB<br />
CLB<br />
CLB<br />
<br />
<br />
<br />
SUM<br />
SN-3<br />
AN-2,<br />
BN-2<br />
CLB<br />
SN-4<br />
CLB CLB AN-3, BN-3CLB S3 S1 S0 N-4 CLBs <br />
2<br />
X1805<br />
B N-1<br />
A N-1,<br />
<br />
A2,<br />
B2<br />
TBYP S2<br />
A1,<br />
B1<br />
T<br />
XAPP 013 July 4, 1996 (Version 2.0) OPCY<br />
TOPCY A0, B0 3<br />
B 2<br />
A 2,<br />
CARRY IN (OPTIONAL)<br />
¡ <br />
<br />
X1999A<br />
Figure 2: Alternative Adder Organization<br />
<br />
T SUM<br />
T INCY<br />
T BYP<br />
T BYP<br />
TBYP CARRY OUT <br />
(OPTIONAL)<br />
OVERFLOW <br />
(OPTIONAL)<br />
SN-1 S<br />
N-2<br />
<br />
SN-3 S2 S1 S0 TSUM N-2<br />
2 CLBs<br />
<br />
X1806
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In an optimum implementation, the addition logic can be<br />
reduced. During the addition of the two products<br />
<br />
obtained<br />
from the look-up tables,<br />
the least significant he x digit (4<br />
bits) is always<br />
added to z ero. These bits will theref ore not<br />
be affected,<br />
or contribute a carry into the next column.<br />
Engineering an Optimum<br />
Solution<br />
<br />
X [ 7:0 ]<br />
<br />
[7:4]<br />
8<br />
[3:0]<br />
FPGA Features<br />
4<br />
4<br />
LOOK - UP <br />
TABLE<br />
0 x k = 0<br />
1 x k = 2k<br />
3 x k = 3k<br />
.<br />
.<br />
15x k = 15k<br />
LOOK - UP TABLE<br />
0<br />
k<br />
2k<br />
3k<br />
.<br />
.<br />
15k<br />
Figure 2: 8-bit Hybrid Multiplier with Optimum<br />
Adder Stage<br />
The XC4000 FPGA provides an excellent target architecture<br />
for<br />
this hybrid technique for the following reasons:<br />
• The configurable Logic Blocks (CLBs) contain all the<br />
logic to perform<br />
2-bit addition including a fast carry<br />
propagation to adjacent CLBs.<br />
This yields optimum<br />
adders of any<br />
size with the minimum of design effort.<br />
• Any CLB can be used to represent RAM or ROM. In<br />
each case,<br />
a CLB can be configured for either a<br />
32 x 1-bit, or 16 x 2-bit memory. RAM or ROM of any<br />
data width can then be made by<br />
combining these small<br />
elements,<br />
and is ideal for building the look-up tables in<br />
the multiplier.<br />
Building a Look-up Table<br />
In the 8-bit example, the look-up tables must provide 16<br />
results ranging<br />
from 0 to 15 times the m ultiplicand value.<br />
Such products are up to 12 bits wide (4+8). This requires 6<br />
CLBs to implement as shown<br />
in Figure 3.<br />
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12<br />
8<br />
4<br />
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Programming the Table<br />
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Y = kX<br />
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p8<br />
p7<br />
p6<br />
p5<br />
p4<br />
p3<br />
p2<br />
p1<br />
p0<br />
Figure 3: Forming a 12-bit Wide Look-Up Table Using<br />
Six XC4000 <br />
CLBs<br />
The data content of each CLB memory is a bit-slice across<br />
all the required products and is indicated in the 85 (decimal)<br />
times table below (see Table 2). It is necessary<br />
to pro-<br />
gram each memory element with its required pattern.<br />
16<br />
= CLB
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R10<br />
Kontrolle<br />
D<br />
I/O-Einheit<br />
R11 R12<br />
R13<br />
Kontrolle<br />
Hintransformation Rücktransformation<br />
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1M<br />
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sofort<br />
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IDLE<br />
1<br />
ACK INT<br />
3<br />
InterruptStatus=’1’<br />
speichere die Bestätigung<br />
intern<br />
2<br />
Ready_DWT=’1’ AND<br />
InterruptStatus=’0’<br />
löse einen Interrupt aus<br />
warte auf Betätigung<br />
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Clock<br />
C_en<br />
Ready_DWT<br />
InterruptSignal<br />
InterruptStatus<br />
ISTATE<br />
StatusReg[6:4]<br />
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WE[3] WE[2] WE[1] WE[0]<br />
DI[31:24] DI[23:16] DI[15:8] DI[7:0]<br />
DO[31:24] DO[23:16] DO[15:8] DO[7:0]<br />
AR[7:0]<br />
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DO[31:0]<br />
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