Schaltungstechnik

430 6 Funktionsschaltungen mit FETs
4V
0V
u2 5V
u5 0V
1mA
0mA
-1mA
iDM1 1mA
0mA
-1mA
iDM2 2V
1V
0V
u3 +
2V
1V
u3 –
0V
0s 2s 4s
6s 8s 10s
Bild 6.5-2: Ausgangsspannung des VCO u 2 , Triggerimpuls u 5 des Flip-Flop, Drainstrom
i D,M1 des NMOS-Transistors M1 und Drainstrom i D,M2 des PMOS-Transistors M2 und
Spannung u 3+ und u 3- an den Anschlüssen des Kondensators C1
6.5.2 Phasenvergleicher
Phasenvergleicher benötigt man u.a. in Phasenregelkreisen. Eine beispielhafte Realisierung
zeigt Bild 6.5-3. Die Eingangssignale an Knoten IN1 und IN2 werden
über die idealisierten Komparatoren E1 und E2 digitalisiert auf die Clock-Eingänge
der D-Flip-Flops U1A und U2A gebracht. In der gegebenen Schaltungsanordnung
setzt eine positive Flanke das D-Flip-Flop. Eilt das Signal der
Signalquelle V1 gegenüber dem Signal der Signalquelle V2 vor, so wird zuerst das
D-Flip-Flop U1A gesetzt und dann um die Nacheilzeit des Signals IN2 (im Beispiel
ist TD = 20s) verzögert das D-Flip-Flop U2A gesetzt. Sind beide Flip-Flops
gesetzt, so erzeugt das Gatter U4A einen Rücksetzimpuls CLR = "0". Der "0"aktive
Rücksetzimpuls wird über eine Inverterkette verzögert, um „Setup-Hold-
Time-Violations“ des Flip-Flops zu vermeiden. Bei Voreilung des Signals IN1
gegenüber IN2 um 20s ist das Signal UP für die Zeit des Phasenunterschieds
(20s) UP = "0". Damit wird der PMOS-Transistor M2 durchgeschaltet. Bei
durchgeschaltetem Transistor M2 liegt die Versorgungsspannung von 5V am Ausgang
out. Die Gatter U3 und U5 verhindern, dass die Transistoren gleichzeitig leitend
werden. Es soll entweder M2 die Versorgungsspannung auf den Ausgang
schalten, oder M1 Masse auf den Ausgang schalten. Sind beide Transistoren
gesperrt (TriState), liegt der Ausgang bei fehlendem Ausgangstiefpass hochohmig
auf 2,5V. Der Tiefpass am Ausgang integriert die Spannungsimpulse, so dass der
Mittelwert der Ausgangsspannung u2 bei voreilendem Signal IN1 einen Wert über
2,5V annimmt. In Bild 6.5-4 zeigt das Ergebnis bei einem um TD = 20s nachei-