Schaltungstechnik

64 2 Entwicklungs- und Analysemethodik
Neben den Standard-Libraries und Packages muss die Library „my_lib“ eingebunden
werden. Die „Entity“ der Testbench weist keine Schnittstelle nach außen auf.
Die Modellbeschreibung der Testbench selbst erfolgt mittels „Component Instantiation“
in der „Architecture“. Dazu werden die in der Library „my_lib“ abgelegten
Komponenten D1, R1 und V1 in die „Architecture“-Beschreibung der Testanordnung
instanziiert, ähnlich wie dies in der Schaltplaneingabe auch geschieht. Bei der
Instanziierung muss über das „Port“-Mapping festgelegt werden, welcher
Anschluss der Komponente mit welchem „Netzknoten“ der Schaltung verbunden
werden soll. Dieser Vorgang entspricht der Verdrahtung in der Schematic-Darstellung.
Neben der Zuordnung der Anschlüsse erfolgt in „generic map“ die Festlegung
der Instanz-Attribute, ähnlich den Symbol-Attributen. Damit ist klar, dass
sich mit einer Hardwarebeschreibungssprache auch Schaltungen und Testanordnungen
beschreiben lassen, analog zur symbolischen Darstellung in der Schaltplaneingabe.
Die einfache DC-Spannungsquelle soll als nächstes durch eine DCSweep-
Spannungsquelle ersetzt werden. Dazu ist ein Modell für die DCSweep-Spannungsquelle
zu erstellen (Bild 2.2-24). In der Testbench ist dann an Stelle von V1
folgender Eintrag zu ändern:
V1: entity my_lib.V_DCSweep (VDCSweep0)
generic map (
vramp_start => -10.0, -- Ramp start voltage
vramp_end => 1.0, -- Ramp end voltage
risetime => 100.0)
port map (n1, electrical_ground);
Die DCSweep-Spannungsquelle enthält eine Rampenspannung, die im Beispiel bei
-10V startet und bis 1V verändert wird. Die Änderungsgeschwindigkeit ist mit
100s sehr langsam gewählt, um dynamische Effekte zu vermeiden.
library IEEE, Disciplines;
use IEEE.Math_real.all;
use disciplines.Electromagnetic_system.ALL;
entity V_DCSweep is
generic (
vramp_start : real := 0.0; -- Ramp start voltage
vramp_end : real := 1.0; -- Ramp end voltage
risetime : real := 10.0; -- time to reach vramp_end in sec
falltime : real := 0.0;
delay : time := 1.0 ns);
port (
terminal plus, minus : electrical);
end entity V_DCSweep;
architecture VDCSweep0 of V_DCSweep is
quantity v across i through plus to minus;
signal vsig : real := 0.0;
begin
vsig