Schaltungstechnik

562 8 Analog/Digitale Schnittstelle
Nach Betrachtung einer möglichen Realisierung eines A/D-Wandlers gemäß
dem iterativen Wägeverfahren ist im Folgenden ein VHDL-AMS Modell aufgeführt,
das ebenfalls auf dem Iterationsverfahren beruht. Als digitale Eingangssignale
werden benötigt: Start für den Start der Wandlung und das Clock-Signal.
Daneben stehen die analogen Eingangssignale: vin ist das zu konvertierende Eingangssignal,
vdda und vssa sind die analogen Versorgungsspannungen, vrp und vrn
sind analoge Referenzspannungen. Als Ergebnis erhält man das Digitalwort data
mit dem Wandlungsergebnis und eoc als Steuersignal nach Abschluss der Wandlung.
Die eigentliche Modellbeschreibung erfolgt durch den Iterationsalgorithmus
definiert in dem Prozess mit dem Label conversion. Dazu werden im Prozess die
Variablen th und v eingeführt. Dabei ist th das „Gewicht“ und v die zu wägende
Größe.
library ieee;
use ieee.std_logic_1164.ALL;
use ieee.math_real.ALL;
entity adc is
generic (g_vdda : real := 5.0); -- max. voltage at VIN
port (signal Start : in std_logic; -- start conversion
signal Clock : in std_logic; -- clock
signal eoc : out std_logic; -- end of conversion
signal data : out std_logic_vector(0 to 7); -- data out
terminal
vdda, -- positive supply
vssa, -- negative supply
vrn, -- negative reference
vrp, -- positive reference
vrn, -- negative reference
vin : electrical); -- input signal
end entity adc;
architecture behave of adc is
quantity q_conv across c_in through VIN to VRN; --input-signal
quantity q_vrp across c_vrp through VRP to vssa;
begin -- behave
c_vrp == 0.0;
c_in == 0.0;
conversion : process
variable th : real;
variable v : real;
begin
eoc