Schaltungstechnik

8.1 Zur Charakterisierung einer Logikfunktion 547
Ereignistabelle:
0ns a = 1,b = 0,c = 1,d = 0;
1ns s1:U->1; s4:U->0;
2ns s2:U->0; s5:U->1;
3ns s3:U->1;
4ns
5ns b: 0->1;
6ns s1:1->0;
7ns s2:0->1;
8ns s3:1->0;
9ns
10ns a: 1->0;
11ns s4:0->1;
12ns ...
Bild 8.1-11: Zum Aufbau der Ereignistabelle gemäß Beispiel Bild 8.1-10
a
b
c
d
s1
s2
s3
s4
s5
X
Bild 8.1-12: Simulationsergebnis des Beispiels in Bild 8.1-10
Die VHDL-Modellbeschreibung des Beispiels in Bild 8.1-10 ist aus Bild 8.1-13
zu entnehmen. In der Entity-Deklaration wird die Verzögerungszeit tpd als Generic-Attribut
mit 1ns festgelegt. In der port-Deklaration sind die Schnittstellensignale
am Eingang und am Ausgang als Signale vom Typ std_logic definiert. Die
Erklärung der innen liegenden Signale s1, s2, s3, s4, s5 erfolgt im Deklarationsteil
der Architecture-Beschreibung. Für die eigentliche Modellbeschreibung wird das
„Concurrent-Signal-Assignment“ Konstrukt (CSA) verwendet. Einem Signal wird
über einen Boole’schen Ausdruck das Logikerhalten zugeordnet. Auf der rechten
Seite der CSA-Zuweisung findet sich eine Boole’sche Verknüpfung von Signalen,
die nur wirksam ist, wenn eines der Signale auf der rechten Seite ein Ereignis aufweist.
Die Wirkung des Ereignisses erfolgt unter Auswertung des logischen Ausdrucks
um die angegebene Zeit tpd verzögert. Das Ergebnis der Logiksimulation
ist in Bild 8.1-12 dargestellt. Selbstverständlich wird für die Durchführung der
Logiksimulation wiederum eine Testbench benötigt. Bild 8.1-14 zeigt die zugehörige
Testbench. Die wenigen Beispiele mögen die Systematik der Charakterisierung
von Logikfunktionen verdeutlichen.