Schaltungstechnik

544 8 Analog/Digitale Schnittstelle
In der Architecture für das D-FlipFlop in Bild 8.1-7 erfolgt mit dem „Process“-
Konstrukt ein Verhaltensmodellbeschreibung. Der process wird von den Ereignissen
der Signale CLK, PR, CL getriggert. Nur wenn die genannten Signale sich
ändern, läuft der „Process“ sequentiell durch und geht dann in Warteposition bis
zum nächsten eintreffenden Ereignis der den „Process“ triggernden Signale.
Unmittelbar nach Übergang in die Warteposition werden die ermittelten Werte
nach „außen“ wirksam.
Für die Überprüfung einer Logikfunktion benötigt man eine Testschaltung bzw.
eine Testbench. Es müssen u.a. die Eingangssignale (Stimuli) definiert werden. In
PSpice wird die Stimuli-Beschreibung in einem File (*.stm) abgelegt, das für die
Durchführung der Simulation entsprechend einzubinden (mit „Include“ im Simulation
Profile) ist. Für die Erstellung des Stimuli steht in PSpice ein Stimuli-Editor
zur Verfügung. In VHDL kann mittels der Hardwarebeschreibungssprache auch die
Testbench beschrieben werden. Bild 8.1-9 zeigt beispielhaft eine Testbench für das
D-FlipFlop.
Die Entity der Testbench ist leer, da keine Signale von außen kommen oder nach
außen gehen. Die in der Testbench verwendeten Signale müssen also im Deklarationsteil
der Architecture definiert werden. Mit dem Konstrukt „Component-Instantiation“
wird das VHDL-Modell des D-FlipFlops in die Testbench eingebracht
bzw. instanziiert. Dazu ist die zu verwendende Komponente im Deklarationsteil
der Architecture mit deren Schnittstellen zusätzlich zu deklarieren. Die Instanziierung
der Komponente erfolgt zwischen begin und end über den Aufruf der Komponente
(dff_1) nach einem Label (U_DFF:). Über port map werden die
Schnittstellenanschlüsse der Komponente an Signale im Modell verbunden. Dieser
Vorgang entspricht der Instanziierung einer Komponente im Schaltplan. Über ein
nicht von „außen“ getriggertes „Process“ Konstrukt können periodische Signale
erzeugt werden. Mit wait for erfolgt ein periodisches Antriggern
des Prozesses. Das Ergebnis der Logiksimulation des D-FlipFlops mit der Modellbeschreibung
in Bild 8.1-7 unter Verwendung der Testbenchbeschreibung in Bild
8.1-9 zeigt Bild 8.1-8.
PR
CL
CLK
D
Q
NQ
Bild 8.1-8: Testergebnis des VHDL-Modells für das D-FlipFlop mit der angegebenen Testbench
Der Modellbeschreibung des D-FlipFlops sind keine Timing-Parameter zugeordnet,
insofern gilt das idealisierte Verhalten.