Schaltungstechnik

8.1 Zur Charakterisierung einer Logikfunktion 543
Parameter und zur Verifikation des Timingverhaltens (z.B. „Set-Up“ Zeit oder
„Hold“ Zeit) müsste die Modellbeschreibung für das D-FlipFlop in Bild 8.1-7
ergänzt und erweitert werden. Es lassen sich in VHDL u.a. Check-Funktionen formulieren
und gegebenenfalls Warnungen und Fehlerhinweise ausgeben.
Ein wesentliches Kennzeichen bei der Logiksimulation ist die Ereignissteuerung.
Jedes Signal wird entweder in der Entity oder als „inneres“ Signal im Deklarationsteil
der Architecture erklärt. Ein Signal hat einen Namen und einen Typ
(z.B.: std_logic). In der Entity kommt noch die Wirkungsrichtung hinzu. Der
Logiksimulator verwaltet die Signale in einer Ereignistabelle (Event-Queue).
Innerhalb der Architecture zwischen begin und end können u.a. Signalzuweisungen
mit „Concurrent Signal Assignment“ (CSA) erfolgen, lassen sich „Process“
Konstrukte definieren oder Komponenten-Modelle mit „Component Instantiation“
einbringen. Bei einer Signalzuweisung wird nur dann dem Signal ein neuer Wert
zugewiesen, wenn der CSA-Ausdruck auf der rechten Seite durch ein Ereignis getriggert
wird. Die Rangfolge der CSA-Anweisungen spielt dabei keine Rolle. Auf
die Ereignissteuerung wird noch gesondert eingegangen.
library IEEE;
use IEEE.std_logic_1164.all;
entity dff_1 is
PR
port (PR: in std_logic;
D: in std_logic;
D
CLK: in std_logic;
CL: in std_logic;
CLK
Q: out std_logic;
NQ: out std_logic);
CL
end dff_1;
architecture dff_1_arch of dff_1 is
Begin
DFF1: process (CLK,CL,PR)
constant Low : std_ulogic := '0';
constant High : std_ulogic := '1';
begin
if CL = '0' then Q< = Low;
NQ