Schaltungstechnik

542 8 Analog/Digitale Schnittstelle
Funktionsgrundmodell dff(1) zugeordnet. Das Timing-Modell D_74 für getriggerte
FlipFlops enthält die entsprechenden Timing-Parameter. Der Parameter „TWP-
CLMN“ steht beispielsweise für die minimale Pulsweite der Preset- und Clear-Eingänge
im Low-Zustand. Die Zeitangaben für die Timing-Parameter können für
Standard-Bausteine aus dem Datenblatt eines konkreten Bausteins entnommen
werden. Das Timing-Modell vom Typ ueff ist in der Form für alle getriggerten
FlipFlops so gültig.
* 7474 Dual D-Type Positive-Edge-Triggered Flip-Flops with Preset
PR
.subckt 7474 CLRBAR D CLK PREBAR Q QBAR
+ optional: DPWR=$G_DPWR DGND=$G_DGND
D
Q
+ params: MNTYMXDLY=0 IO_LEVEL=0
UFF1 dff(1) DPWR DGND
CLK
NQ
+ PREBAR CLRBAR CLK D Q QBAR
+ D_74 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
.ends
CL
.model D_74 ueff (
+ twpclmn=30ns twclklmn=37ns
+ twclkhmn=30ns tsudclkmn=20ns
+ thdclkmn=5ns tppcqlhmx=25ns
+ tppcqhlmx=40ns tpclkqlhty=14ns
+ tpclkqlhmx=25ns tpclkqhlty=20ns
+ tpclkqhlmx=40ns
+ )
*---------
Bild 8.1-6: Beispiel für ein PSpice-Funktionsmodell mit Timing-Modell für ein D-FlipFlop
mit Preset und Clear Eingängen
Beispiel für ein VHDL-Modell mit Testbench: Als nächstes soll ein Funktionsmodell
des D-FlipFlops in der Hardwarebeschreibungssprache VHDL betrachtet
werden. Prinzipiell könnte man ein Strukturmodell durch Zusammenschaltung
von bekannten Funktionsprimitiven (Gatter) verwenden. Das Beispiel wird in
Form eines Verhaltensmodells mit dem „Process“-Konstrukt formuliert. Die
Entity-Beschreibung entspricht dem Symbol, sie legt u.a. die nach außen gehenden
Schnittstellen der Funktion mittels der Port-Deklaration fest. Mit der Typangabe
std_logic werden im Beispiel die Schnittstellensignale als 9-wertige Logiksignale
festgelegt. Desweiteren ist in der Port-Deklaration die Wirkungsrichtung (Mode-
Type) z.B. mit in oder out zu definieren. Die eigentliche Modellbeschreibung der
Logikfunktion erfolgt in der einer Entity zugeordneten Architecture-Beschreibung.
Ein vertieftes Eingehen auf die Möglichkeiten der Modellierung von Logikfunktionen
mit der Hardwarebeschreibungssprache würde den Rahmen des Buches sprengen.
Das gewählte Beispiel soll lediglich einen Eindruck vermitteln, wie sich
prinzipiell Logikfunktionen mit einer Hardwarebeschreibungssprache beschreiben
lassen. Die Timing-Parameter können in VHDL über Generic-Attribute innnerhalb
der Entity-Deklaration eingebracht werden. Zur Berücksichtigung der Timing-