Schaltungstechnik

7.6 PLL-Schaltkreis 521
5V
uIN1 2,5V
0V
5V
uIN2 2,5V
0V
4V
3V
2V
CLK1
CLK2
CLR
UP
DOWN
Q1
Q2
u 1
u NF
0s 40s 80s
120s 160s 200s
Bild 7.6-3: Simulationsergebnis der betrachteten PLL-Testanordnung mit sprunghafter Frequenzänderung
des Eingangssignals; dargestellt sind die Eingänge des PFD u 1 (vom Eingangs-VCO
kommend) und u 2 (vom Regel-VCO kommend), u NF entspricht der
Sprungantwort der Steuerspannung des VCO zur Nachsteuerung des Regel-VCO, so dass u 1
und u 2 synchron sind
Der zunächst freischwingende PLL-Oszillator mit der Kreisfrequenz 2 = 0 soll an die Eingangskreisfrequenz 1 phasenstarr angebunden werden. Ab t = t0 ändert sich 1 um
. Aufgrund der größer werdenden Phasendifferenz der beiden
Eingangssignale gibt der Phasenvergleicher ein Signal ud t ab, dessen Mittelwert
ansteigt. Mit einer Verzögerung entsteht am Ausgang des Loop-Filters ein
Korrektursignal uf t , das den PLL-Oszillator veranlaßt, die Schwingfrequenz zu
erhöhen. Auf diese Weise kann der Phasenfehler
allmählich wieder abgebaut
werden. Nach einiger Zeit schwingt der Oszillator wieder auf der gleichen Frequenz
wie das Eingangssignal. Der Restphasenfehler
entspricht der bleibenden
Regelabweichung, die je nach Loop-Filter-Typ gegen Null gehen kann. Ist das Eingangssignal
ein frequenzmoduliertes Signal, so ist uf t das demodulierte Signal.
Bild 7.6-4 zeigt das Ergebnis der Testanordnung in Bild 7.6-2 bei sinusförmiger
Ansteuerung des Eingangs-VCO; uNF ist dann das demodulierte Signal.
Experiment 7.6-2: PLL-Testanordnung-250kHz-Sinus-Eingang