Design Flow und Verilog
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Verhalten: Boole‘sche GleichungenVerhaltenSpezifikationAlgorithmusRTLBoole‘scheGleichungenTransistorenDifferenzialgleichungenALU, MUX,RegisterGatterCPU,SpeicherStrukturBlockschaltbildPolygoneZellenFloorplanGeometrischePartitionierungGeometrie• Übergang von RTL zu den Boole‘schenGleichungen für Entwickler sehr aufwendig• Gleichungen können red<strong>und</strong>ante Termeaufweisen• Gewinn durch so detailreiche Beschreibung fürden Entwickler gering, Aufwand jedoch hoch• In den Anfängen der EDA-Industrie: Häufigverwendete Form der Beschreibung einesdigitalen Systems• Vertreter aus diesen Tagen: ABEL HDL(Advanced Boolean Equation Language)DST SS2003 - Hardware Description LanguagesSuS@TI, Seite 5
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