Design Flow und Verilog
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Beispielmodule counter (data, clk, clrn, ena, ld, count);input [7:0] data;input clk, clrn, ena, ld;output [7:0] count;reg [7:0] count_tmp;always @(posedge clk or posedge clrn)beginif (clrn)count_tmp = 'b0;else if (ld)count_tmp = data;else if (ena)count_tmp = count_tmp + 'b1;endassign count = count_tmp;endmoduleDST SS2003 - Hardware Description LanguagesSuS@TI, Seite 44