Design Flow und Verilog
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Achtung: Latchesalwaysbeginendif (Flag)elsebeginendErzeugt LatchesZ = A & B;if (!Sel)elsebeginendbeginendX = A; Y = B;X = B; Y = A;Keine Aussageüber X <strong>und</strong> YKeine Aussageüber ZKeine Aussageüber Zalwaysbeginendif (Flag)elseFrei von LatchesbeginendZ = A & B; X = 0; Y = 0;if (!Sel)elsebeginendbeginendX = A; Y = B; Z = 0;X = B; Y = A; Z = 0;Zuweisung anX <strong>und</strong> YZuweisungan ZZuweisungan ZDST SS2003 - Hardware Description LanguagesSuS@TI, Seite 43