Design Flow und Verilog
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Simulation <strong>und</strong> SyntheseSynthetisierbareKonstrukteSimulierbareKonstrukte• Die meisten der vorgestellten Konstrukte sindsynthetisierbar• Nicht synthetisierbar sind initial-Anweisungen,UDPs, delays <strong>und</strong> einige weitere Konstrukte• Die Menge der synthetisierbaren Sprachelementestellt eine Untermenge der simulierbaren <strong>Verilog</strong>-Konstrukte dar• Synthetisierbare Logik kann auf mehrere Arten ineiner HDL beschrieben werden• Sie unterscheiden sich jedoch i.d.R. durch ihreEffizienz bei der Implementierung• Deshalb: Verwendung eines sog. „coding style“, derbestimmten Sprachkonstrukten eine festeHardware-Implementierung zuordnet• Achtung: coding styles sind teilweise Synthese-Toolabhängig!DST SS2003 - Hardware Description LanguagesSuS@TI, Seite 41
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