Design Flow und Verilog
Design Flow und Verilog
Design Flow und Verilog
Erfolgreiche ePaper selbst erstellen
Machen Sie aus Ihren PDF Publikationen ein blätterbares Flipbook mit unserer einzigartigen Google optimierten e-Paper Software.
Hochsprachenkonstrukte (Forts.)case, casex, casezFallunterscheidungencase(x,z) (Ausdruck)Belegung1 : Anweisung1;...BelegungN : AnweisungN;default Anweisung;endcase• case: Alle vier Logikwerte (0, 1, x, z)werden berücksichtigt• casez: z (high impedance) wird alsdon´t care interpretiert• casex: x <strong>und</strong> z werden als don´t careinterpretiert1xxx1000➼➻xx1xzz1z➼➻1xxx1000➼➻xx1xzz1z➼➼1xxx1000➼➼xx1xzz1z➼➼case ({D0, D1, D2, D3})4’b1xxx : Z = 0;4’bx1xx : Z = flag;4’bxx1x : Z = interrupt;4’bxxx1 : Z = 1;default Z = 0;endcasecasez ({D0, D1, D2, D3})4’b1xxx : Z = 0;4’bx1xx : Z = flag;4’bxx1x : Z = interrupt;4’bxxx1 : Z = 1;default Z = 0;endcasecasex ({D0, D1, D2, D3})4’b1xxx : Z = 0;4’bx1xx : Z = flag;4’bxx1x : Z = interrupt;4’bxxx1 : Z = 1;default Z = 0;endcaseDST SS2003 - Hardware Description LanguagesSuS@TI, Seite 37