Design Flow und Verilog

„initial“- und „always“-Blöcke• Alle verhaltensbasierten Beschreibungen müssen in sog. „initial“- oder „always“-Blöcken eingebettet sein• Jeder dieser Blöcke innerhalb eines Modules werden nebenläufig ausgeführt• Jedes Modul kann beliebig viele Blöcke beinhalten• Blöcke können nicht verschachtelt werden• Anweisungen innerhalb eines Blocks werden mit „begin“ und „end“ gruppiert• Die Anweisungen zwischen „begin“ und „end“ werden sequentiell ausgeführt„initial“-Blöcke• Werden nur zu Beginn (Zeitpunkt 0)ausgeführt• Werden hauptsächlich benutzt, umRegister zu initialisieren• Nicht synthetisierbar„always“-Blöcke• Starten ebenfalls zum Zeitpunkt 0,werden jedoch immer wieder ausgeführt• Sie dienen zur Modellierung des „immeran“-Verhalten digitaler Schaltkreise• SynthetisierbarDST SS2003 - Hardware Description LanguagesSuS@TI, Seite 34