Design Flow und Verilog
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OperatorenArithmetische Operatorena + ba - ba * ba / ba % ba plus ba minus ba mal ba geteilt durch ba modulo b• Division bei Integer liefert Integer, Nachkommastellenwerden abgeschnitten• Modulo nur bei Integer erlaubt• x oder z in einem Operanden führt zu x als ErgebnisRelationale Operatorena < b a kleiner ba > b a größer b• x oder z in einem Operanden führt zu x als Ergebnis• Ist ein Operand kleiner als der andere, wird er vonlinks mit Nullen gefüllta = ba kleiner od. gleich ba größer od. gleich bGleichheits-Operatorena === b a gleich b, einschl. x <strong>und</strong> za !== b a ungleich b, einschl. x u. za == b a gleich b, kann x lieferna != b a ungleich b, kann x liefern• In den ersten beiden Fällen werden auch x <strong>und</strong> z mit0, 1, x <strong>und</strong> z verglichen• 1xz0 === 1xz0 liefert also 1• Bei den anderen beiden liefert x <strong>und</strong> z im Operandenimmer x• 1xz0 == 1xz0 liefert also xDST SS2003 - Hardware Description LanguagesSuS@TI, Seite 29
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