Design Flow und Verilog
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User-Defined Primitives (Beispiele)2 zu 1MultiplexerToggle-Flipflopmit ‘clear’primitive MUX (Z,Sel, A, B);input A, B, Sel;output Z;Reihenfolge derEingänge wie inder Port-Listeprimitive TFF (Q, Clk, Clr);input Clk, Clr;output Q;reg Q;GegenwärtigerWert des Ausgangstable// Sel A B : Z0 0 ? : 0;0 1 ? : 1;1 ? 0 : 0;1 ? 1 : 1;x ? ? : x;endtableendprimitive? steht für0, 1 oder xr = steigendeTaktflankef = fallendeTaktflankeinitialQ = 0;table// Clk Clr : Q : Q+? 1 : ? : 0;r 0 : 0 : 1;r 0 : 1 : 0;f 0 : ? : -;? f : ? : 0;endtableNächster Wertdes AusgangsMinus-Zeichen:Keine ÄnderungendprimitiveDST SS2003 - Hardware Description LanguagesSuS@TI, Seite 26
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