Design Flow und Verilog
Design Flow und Verilog
Design Flow und Verilog
Sie wollen auch ein ePaper? Erhöhen Sie die Reichweite Ihrer Titel.
YUMPU macht aus Druck-PDFs automatisch weboptimierte ePaper, die Google liebt.
User-Defined Primitives (UDP)• Erweiterung des Konzepts der Gatter-Primitivedurch User-Defined Primitives (UDP)• Sowohl kombinatorische als auchsequentielle Logik kann spezifiziert werden• UDPs sind nicht synthetisierbar!• Für jede mögliche Belegung derEingangssignale wird der Wert des Ausgangsin einer Tabelle spezifiziert• Ist eine Belegung nicht aufgelistet wird derAusgang auf ‘x’ gelegtprimitive UDP_name (port_list) ;Port-DeklarationNur ein Ausgangerlaubt, keineVektorenImplementierteBoole’sche Funktionals TabellespezifiziertUDP InitialisierungWahrheits- oder ZustandstabelleBei sequentiellerLogik: Wert desAusgangs zuBeginnendprimitiveDST SS2003 - Hardware Description LanguagesSuS@TI, Seite 25
Change language