Design Flow und Verilog
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Strukturelle Beschreibung (Forts.)module MUX (A,B,C,D,Sel0,Sel1,Z);input A,B,C,D,Sel0,Sel1;output Z;wire NotSel0, NotSel1;wire Y0, Y1, Y2, Y3;EindeutigerInstanzname• Strukturelle Beschreibung auf Gatter-Ebene durchPrimitive, z.B.:• multiple-input gates: and, nand, nor, or, xnor <strong>und</strong> xor• multiple-output gates: buf, not• tristate gates: bufif0, bufif1, notif0, notif1• (c)mos gates, bidirectional gates, pullup, -down gatesnot #4 U1 (NotSel0, Sel0);not #4 U2 (NotSel1, Sel1);and #5 U3 (Y0, A, NotSel0, NotSel1);and #5 U4 (Y1, B, NotSel0, Sel1);and #5 U5 (Y2, C, Sel0, NotSel1);and #5 U6 (Y3, D, Sel0, Sel1);or #5 U7 (Out, Y0, Y1, Y2, Y3);endmoduleSignal-Verzögerung5 Zeiteinheiten• Einer Instanz einer Gatter-Primitive könnenzusätzliche Informationen beigefügt werden, z.B.Treiber-Stärke, Signal-Verzögerung, Instanz-Name <strong>und</strong>eine Bereichsangabe für Felder (arrays) von Instanzen• Treiber-Stärke <strong>und</strong> Signal-Verzögerung nichtsynthetisierbareKonstrukteDST SS2003 - Hardware Description LanguagesSuS@TI, Seite 24
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