Design Flow und Verilog

Strukturelle Beschreibungmodule MUX (A,B,C,D,Sel0,Sel1,Z);input A,B,C,D,Sel0,Sel1;output Z;wire NotSel0, NotSel1;wire Y0, Y1, Y2, Y3;not (NotSel0, Sel0);not (NotSel1, Sel1);and (Y0, A, NotSel0, NotSel1);and (Y1, B, NotSel0, Sel1);and (Y2, C, Sel0, NotSel1);and (Y3, D, Sel0, Sel1);or (Out, Y0, Y1, Y2, Y3);endmodule• Beschreibung des Systems durch Module und ihre Verbindungen• Jedes Modul kann seinerseits aus untereinander verbundenenModulen bzw. Instanzen bestehen• Je tiefer die Hierarchie-Ebene, desto detaillierter die Beschreibungund desto näher an der physikalischen Implementierung• Verilog stellt sog. Primitive auf Gatter-Ebene zur Verfügung, dienicht weiter aufgelöst werden müssen• Reihenfolge der Instanzen irrelevant⇒ Konzept der NebenläufigkeitDST SS2003 - Hardware Description LanguagesSuS@TI, Seite 23