Design Flow und Verilog
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Signale<strong>Verilog</strong>-Schlüsselwortefür externe Signale:input, output oderinout<strong>Verilog</strong>-Schlüsselwortfür Signale innerhalbeines Moduls: wiremodule ALU (Result, Equal, C_inout,C_in, Op1, Op2, Sel, Mode);input [3:0] Op1, Op2, Sel;input C_in, Mode;output [3:0] Result;inout C_inout, Equal;wirereg...endmodule[7:0] IntSig;[3:0] Result;Vektoren: Angabe derIndizes in eckigenKlammern, z.B. [7:0],zwischen Schlüsselwort<strong>und</strong> SignalnamenExterne Signale vomTyp „output“ <strong>und</strong>interne Signale könnenmit „reg“ als Registergekennzeichnet werden• Signale in <strong>Verilog</strong> können nur vier Werte annehmen:0, 1, X (x) oder Z (z)• X steht für „Unknown“, d.h. das Signal kann 0, 1oder Z sein oder ändert sich gerade• Z steht für „High Impedance“, d.h. die Signalquelleist abgetrennt• Output-Ports vom Typ „reg“ werden insequentiellen Schaltkreisen verwendet• Damit wird sichergestellt, dass der Wertdes Signals bis zum nächsten Taktzyklusgehalten wird, statt in den Zustand „HighImpedance“ zu wechselnDST SS2003 - Hardware Description LanguagesSuS@TI, Seite 22
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