Design Flow und Verilog
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Die Modul-SchnittstelleOp1 Op2 SelModeC_outALUC_inResultEqualPort-Deklaration:Genaue Angabe derRichtung desSignalflusses durch denPort <strong>und</strong> seine Breitemodule ALU (Result, Equal, C_out,C_in, Op1, Op2, Sel, Mode);input [3:0] Op1, Op2, Sel;input C_in, Mode;output [3:0] Result;output C_out, Equal;...endmodulePort-Liste:Angabe derPortnamenDST SS2003 - Hardware Description LanguagesSuS@TI, Seite 21
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