Design Flow und Verilog
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Definition eines Modulsmodule module_name (port_list) ;Port-DeklarationParameter-DeklarationSchnittstelleVariablen-DeklarationenZuweisungenWeitere Modul-Instanzierungen„initial“ <strong>und</strong> „always“ BlöckeProzeduren <strong>und</strong> FunktionenendmoduleHauptteilModul-Definition• Module stellen das wichtigste strukturelleElement in <strong>Verilog</strong> dar• Beinhalten das eigentliche <strong>Design</strong>• Jedes <strong>Design</strong> besteht aus mindestenseinem Modul (sog. top-level Modul)• Können verschachtelt werden, definieren so die<strong>Design</strong>-Hierarchie• Können also strukturell aufgebaut sein durchInstanzen von Gatter, Leaf-Cells (Standard-Zellen)oder weiteren Modulen• Ebenso möglich: Inhalt eines Moduls wirdalgorithmisch beschrieben durch sog. „always“-BlöckeDST SS2003 - Hardware Description LanguagesSuS@TI, Seite 20
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